[논문]스위칭 손실을 줄인 1700 V 4H-SiC Double Trench MOSFET 구조

나재엽; 정항산; 김광수

doi:10.7471/ikeee.2021.25.1.15

스위칭 손실을 줄인 1700 V 4H-SiC Double Trench MOSFET 구조
A Novel 1700V 4H-SiC Double Trench MOSFET Structure for Low Switching Loss 원문보기

전기전자학회논문지 = Journal of IKEEE, v.25 no.1, 2021년, pp.15 - 24

나재엽 (Dept. of Electronics Engineering, Sogang University) , 정항산 (Dept. of Electronics Engineering, Sogang University) , 김광수 (Dept. of Electronics Engineering, Sogang University)

초록
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본 논문에서는 CDT(Conventional Double Trench) MOSFET보다 스위칭 시간과 손실이 적은 1700 V EPDT(Extended P+ shielding floating gate Double Trench) MOSFET 구조를 제안하였다. 제안한 EPDT MOSFET 구조는 CDT MOSFET에서 소스 Trench의 P+ shielding 영역을 늘리고 게이트를 N+와 플로팅 P- 폴리실리콘 게이트로 나누었다. Sentaurus TCAD 시뮬레이션을 통해 두 구조를 비교한 결과 온 저항은 거의 차이가 없었으나 Crss(게이트-드레인 간 커패시턴스)는 게이트에 0 V 인가 시에는 CDT MOSFET 대비 32.54 % 줄었고 7 V 인가 시에는 65.5 % 감소하였다. 결과적으로 스위칭 시간 및 손실은 각각 45 %, 32.6 % 줄어 스위칭 특성이 크게 개선되었다.

Abstract ▼ AI-Helper

In this paper, 1700 V EPDT (Extended P+ shielding floating gate Double Trench) MOSFET structure, which has a smaller switching time and loss than CDT (Conventional Double Trench) MOSFET, is proposed. The proposed EPDT MOSFET structure extended the P+ shielding area of the source trench in the CDT MOSFET structure and divided the gate into N+ and floating P- polysilicon gate. By comparing the two structures through Sentaurus TCAD simulation, the on-resistance was almost unchanged, but Crss (Gate-Drain Capacitance) decreased by 32.54 % and 65.5 %, when 0 V and 7 V was applied to the gate respectively. Therefore, the switching time and loss were reduced by 45 %, 32.6 % respectively, which shows that switching performance was greatly improved.

주제어

표/그림 (16)

그림 Fig. 1. (a) Conventional DT (CDT) MOSFET Structure (b) Extended P+ shielding floating gate DT (EPDT) MOSFET Structure. 그림 1. (a) CDT MOSFET 구조 (b) EPDT MOSFET 구조
그림 Fig. 2. Proposed fabrication process of EPDT MOSFET (a) Epitaxial 2 layer grown on the 4H-SiC substrate (b) Side P+ shielding doping with Ion implantation (c) Form CSL1 region by epitaxial layer grown (d) Form P base region and N+ source region by doping (e) Trench source side by ICP-RIE ething (f) Dope side P+ shielding with tilt ion implantation (g) Trench gate side by ICP-RIE etching, and Dope gate P+ shielding region by ion implantation (h) Deposits oxide (i) P- polysilicon deposition by LPCVD (j) Form N+ polysilicon by dope N+ ion onto P- polysilicon (k) Etch back N+ polysilicon (l) Etch source trench polysilicon by ICP-RIE and strip oxide. 그림 2. EPDT MOSFET의 공정 과정 (a) 4H-SiC 기판에 epi 2개 층 성장 (b) 이온 주입을 통해 P+ shielding 형성 (c) epi 층 성 장으로 CSL1 형성 (d) P 베이스 영역과 N+ 소스 영역 도핑 (e) ICP-RIE 에칭으로 소스 trench 형성 (f) Tilt 이온 주입으 로 side P+ shielding 형성 (g) ICP-RIE 에칭으로 게이트 trench 형성 및 이온 주입을 통해 게이트 P+ shielding 영역 도 핑 (h) 게이트 산화막 증착 (i) LPCVD를 이용해 P- polysilicon 증착 (j) P- polysilicon 위에 N+ 도핑을 통해 N+ polysilicon 게이트 형성 (k) Etch back 공정으로 N+ polysilicon 제거 (l) trench 소스 부분에 증착된 폴리실리콘 및 산화막 제거
표 Table 1. Doping concentration parameter of CDT MOSFET and EPDT MOSFET. 표 1. CDT MOSFET과 EPDT MOSFET의 도핑 농도 파라미터
그림 Fig. 3. Comparison of the on state and off state characteristics of CDT MOSFET and EPDT MOSFET. 그림 3. (a) 온 상태와 오프 상태일 때 CDT MOSFET과 EPDT MOSFET의 비교
그림 Fig. 4. Electric field distribution of (a) CDT MOSFET and (b) EPDT MOSFET. 그림 4. (a) CDT MOSFET (b) EPDT MOSFET의 전계 분포
그림 Fig. 5. Current density distribution of (a) CDT MOSFET and (b) EPDT MOSFET. 그림 5. (a) CDT MOSFET (b) EPDT MOSFET의 전류 밀도 분포
그림 Fig. 6. Comparison of the drain current characteristics of CDT MOSFET and EPDT MOSFET according to gate voltage change. 그림 6. (a) CDT MOSFET과 EPDT MOSFET의 게이트 전압 변화에 따른 드레인 전류 값 비교
표 Table 2. Static characteristics of CDT MOSFET and EPDT MOSFET. 표 2. CDT MOSFET과 EPDT MOSFET의 정적 특성
표 Table 3. Static characteristics of CDT MOSFET and EPDT MOSFET. 표 3. CDT MOSFET과 EPDT MOSFET의 정적 특성
그림 Fig. 7. Comparison of the gate-drain capacitance (Crss) when (a) Vg biased 0 V (b) Vg biased 7 V. 그림 7. 게이트 전압이 (a) 0 V 일 때 (b) 7 V 일 때 게이트-드레인 커패시턴스 비교
그림 Fig. 8. Schematics of gate-drain capacitance (a) CDT MOSFET (b) EPDT MOSFET. 그림 8. 게이트-드레인 커패시턴스를 나타낸 그림 (a) CDT MOSFET (b) EPDT MOSFET
그림 Fig. 9. DPT (Double Pulsed Testing) circuit to test switching characteristic. 그림 9. 스위칭 특성을 측정하기 위한 DPT(Double Pulsed Testing) 회로
그림 Fig. 10. Comparison of on-state switching characteristics. 그림 10. 온 상태 스위칭 특성 비교
그림 Fig. 11. Comparison of off-state switching characteristics. 그림 11. 오프 상태 스위칭 특성 비교
그림 Fig. 12. Comparison of on-state (up) and off-state (down) switching power loss characteristics. 그림 12. 온 상태(위쪽), 오프 상태(아래쪽) 스위칭 전력 손실 특성 비교
표 Table 4. Switching time and energy loss parameter of CDT MOSFET and EPDT MOSFET. 표 4. CDT MOSFET과 EPDT MOSFET의 스위칭 시간과 에너지 손실 특성

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표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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