[논문]MAC과 Pooling Layer을 최적화시킨 소형 CNN 가속기 칩

손현욱; 이동영; 김형원

doi:10.6109/jkiice.2021.25.9.1158

MAC과 Pooling Layer을 최적화시킨 소형 CNN 가속기 칩
Compact CNN Accelerator Chip Design with Optimized MAC And Pooling Layers 원문보기

한국정보통신학회논문지 = Journal of the Korea Institute of Information and Communication Engineering, v.25 no.9, 2021년, pp.1158 - 1165

손현욱 (Mixed Signal Integrated System Lab, ChungBuk National University) , 이동영 (Mixed Signal Integrated System Lab, ChungBuk National University) , 김형원 (Mixed Signal Integrated System Lab, ChungBuk National University)

초록
AI-Helper

본 논문은 메모리의 사이즈를 줄이기 위해 Pooling Layer가 MAC에 통합된 구조의 최적화된 CNN가속기를 설계하는 것을 제안한다. 메모리와 데이터 전달 회로의 최소화를 위해 MNIST를 이용하여 학습된 32bit 부동소수점 가중치 값을 8bit로 양자화하여 사용하였다. 가속기칩 크기의 최소화를 위해 MNIST용 CNN 모델을 1개의 Convolutional layer, 4*4 Max Pooling, 두 개의 Fully connected layer로 축소하였고 모든 연산에는근사화 덧셈기와 곱셈기가 들어간 특수 MAC을 사용한다. Convolution 연산과 동시에 Pooling이 동작하도록 설계하여 내장 메모리를 94% 만큼 축소하였으며, pooling 연산의 지연 시간을 단축했다. 제안된 구조로 MNIST CNN 가속기칩을 TSMC 65nm GP 공정으로 설계한 결과 기존 연구결과의 절반 크기인 0.8mm x 0.9mm = 0.72mm²의 초소형 가속기 설계 결과를 도출하였다. 제안된 CNN 가속기칩의 테스트 결과 94%의 높은 정확도를 확인하였으며, 100MHz 클럭 사용시 MNIST 이미지당 77us의 빠른 처리 시간을 획득하였다.

Abstract ▼ AI-Helper

This paper proposes a CNN accelerator which is optimized Pooling layer operation incorporated in Multiplication And Accumulation(MAC) to reduce the memory size. For optimizing memory and data path circuit, the quantized 8bit integer weights are used instead of 32bit floating-point weights for pre-training of MNIST data set. To reduce chip area, the proposed CNN model is reduced by a convolutional layer, a 4*4 Max Pooling, and two fully connected layers. And all the operations use specific MAC with approximation adders and multipliers. 94% of internal memory size reduction is achieved by simultaneously performing the convolution and the pooling operation in the proposed architecture. The proposed accelerator chip is designed by using TSMC65nmGP CMOS process. That has about half size of our previous paper, 0.8*0.9 = 0.72mm2. The presented CNN accelerator chip achieves 94% accuracy and 77us inference time per an MNIST image.

주제어

표/그림 (14)

그림 Fig. 1 Original MNIST CNN Model
그림 Fig. 2 Optimized MNIST CNN Model
그림 Fig. 3 CNN　full architecture
그림 Fig. 4 MAC of Convolutional Layer
그림 Fig. 5 Fully-connected Layer 1
그림 Fig. 6 Fully-connected Layer 2
그림 Fig. 7 Pipeline Convolution Result
그림 Fig. 8 Comparator Result
표 Table. 1 Rate of pixel size
그림 Fig. 9 Fully connected Layer Input stationary
그림 Fig. 10 Fully connected Layer Output stationary
표 Table. 2 Comparison of Classification Prediction Results
그림 Fig. 11 Full Chip Layout 설계 결과 (TSMC 65nm GP 공정)
표 Table. 3 Reduction in the number of arithmetic operators

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상세보기
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