[논문]LPDDR2 메모리 컨트롤러를 위한 830-Mb/s/pin 송수신기 칩 구현

이종혁; 송창민; 장영찬

doi:10.7471/ikeee.2022.26.4.659

LPDDR2 메모리 컨트롤러를 위한 830-Mb/s/pin 송수신기 칩 구현
Chip Implementation of 830-Mb/s/pin Transceiver for LPDDR2 Memory Controller 원문보기

전기전자학회논문지 = Journal of IKEEE, v.26 no.4, 2022년, pp.659 - 670

이종혁 (Dept. of Electronics Engineering, Graduate School, Kumoh National Institute of Technology) , 송창민 (Dept. of Electronics Engineering, Graduate School, Kumoh National Institute of Technology) , 장영찬 (Dept. of Electronics Engineering, Graduate School, Kumoh National Institute of Technology)

초록
AI-Helper

본 논문에서는 ×32 LPDDR2 메모리를 지원하는 컨트롤러를 위한 830-Mb/s/pin 송수신기가 설계된다. 여덟 개의 단위 회로로 구성된 송신단은 34Ω ∽ 240Ω 범위의 임피던스를 가지고 임피던스 보정 회로에 의해 제어된다. 송신되는 DQS의 신호는 DQ의 신호들 대비 90° 이동된 위상을 가진다. 수신 동작시 read time 보정은 바이트 내에서 per-pin 스큐 보정과 클록-도메인 전환을 통해 수행된다. 구현된 LPDDR2 메모리 컨트롤러를 위한 송수신기는 1.2V 공급 전압을 사용하는 55-nm 공정에서 설계되었으며 830-Mb/s/pin의 신호 전송률을 가진다. 각 lane의 면적과 전력 소모는 각각 0.664 mm²과 22.3 mW이다.

Abstract ▼ AI-Helper

An 830-Mb/s/pin transceiver for a controller supporting ×32 LPDDR2 memory is designed. The transmitter consists of eight unit circuits has an impedance in the range of 34Ω ∽ 240Ω, and its impedance is controlled by an impedance correction circuit. The transmitted DQS signal has a phase shifted by 90° compared to the DQ signals. In the receive operation, the read time calibration is performed by per-pin skew calibration and clock-domain crossing within a byte. The implemented transceiver for the LPDDR2 memory controller is designed by using a 55-nm process using a 1.2V supply voltage and has a maximum signal transmission rate of 830 Mb/s/pin. The area and power consumption of each lane are 0.664 mm2 and 22.3 mW, respectively.

주제어

표/그림 (16)

그림 Fig. 1. Block diagram of Transceiver for Memory controller. 그림 1. 메모리 컨트롤러를 위한 송수신기 블록도
그림 Fig. 2. TX stage block diagram. 그림 2. 송신단 블록도
그림 Fig. 3. TX stage (a) timing diagram (b) serializer (c) 1-lane output driver. 그림 3. 송신단 (a) 타이밍도 (b) 직렬화기 (c) 1-lane 출력 드라이버
그림 Fig. 4. ZQ calibration (a) flow chart (b) block diagram. 그림 4. 임피던스 보정 (a) 흐름도 (b) 블록도
그림 Fig. 5. RX stage (a) block diagram (b) de-serializer circuit. 그림 5. 수신단 (a) 블록도 (b) 역직렬화기
그림 Fig. 6. RX stage timing diagram. 그림 6. 수신단 타이밍도
그림 Fig. 7. Block diagram (a) read time calibration (b) DQS delay. 그림 7. 블록도 (a) read time 보정 회로 (b) DQS 지연
그림 Fig. 8. DQ per-pin skew calibration (a) flow chart (b) timing diagram. 그림 8. DQ per-pin 스큐 보정 (a) 흐름도 (b) 타이밍도
그림 Fig. 9. DQS per-pin skew calibration (a) flow chart (b) timing diagram. 그림 9. DQS per-pin 스큐 보정 (a) 흐름도 (b) 타이밍도
그림 Fig. 10. Clock-domain crossing (a) flow chart (b) case 1 timing diagram (c) case 2 timing diagram. 그림 10. 클록-도메인 전환 (a) 흐름도 (b) case 1 타이밍도 (c) case 2 타이밍도
그림 Fig. 11. Transceiver layout (a) full (b) 1 CH. 그림 11. 송수신기 레이아웃 (a) 전체 (b) 1 채널
그림 Fig. 12. TX post-layout simulation result (a) transient (b) eye-diagram. 그림 12. TX 레이아웃 시뮬레이션 결과 (a) transient (b) eye-diagram
그림 Fig. 13. ZQ calibration simulation result (a) ZQCL (b) ZQCS. 그림 13. 임피던스 부정합 보정 회로 시뮬레이션 결과 (a) ZQCL (b) ZQCS
그림 Fig. 14. RX post-layout simulation result (a) transient (b) eye-diagram. 그림 14. RX 레이아웃 시뮬레이션 결과 (a) transient (b) eye-diagram
그림 Fig. 15. Read time calibration simulation (a) before (b) after. 그림 15. Read time 보정 동작 시뮬레이션 (a) 전 (b) 후
표 Table 1. Comparison of designed transceiver and LPDDR2 specifications. 표 1. 설계된 송수신기와 LPDDR2 사양의 비교

참고문헌 (5)

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