$\require{mediawiki-texvc}$

연합인증

연합인증 가입 기관의 연구자들은 소속기관의 인증정보(ID와 암호)를 이용해 다른 대학, 연구기관, 서비스 공급자의 다양한 온라인 자원과 연구 데이터를 이용할 수 있습니다.

이는 여행자가 자국에서 발행 받은 여권으로 세계 각국을 자유롭게 여행할 수 있는 것과 같습니다.

연합인증으로 이용이 가능한 서비스는 NTIS, DataON, Edison, Kafe, Webinar 등이 있습니다.

한번의 인증절차만으로 연합인증 가입 서비스에 추가 로그인 없이 이용이 가능합니다.

다만, 연합인증을 위해서는 최초 1회만 인증 절차가 필요합니다. (회원이 아닐 경우 회원 가입이 필요합니다.)

연합인증 절차는 다음과 같습니다.

최초이용시에는
ScienceON에 로그인 → 연합인증 서비스 접속 → 로그인 (본인 확인 또는 회원가입) → 서비스 이용

그 이후에는
ScienceON 로그인 → 연합인증 서비스 접속 → 서비스 이용

연합인증을 활용하시면 KISTI가 제공하는 다양한 서비스를 편리하게 이용하실 수 있습니다.

깊이별 분리 합성곱을 위한 다중 스레드 오버랩 시스톨릭 어레이
Multithreaded and Overlapped Systolic Array for Depthwise Separable Convolution 원문보기

반도체공학회 논문지 = Transactions on semiconductor engineering, v.2 no.1, 2024년, pp.1 - 8  

윤종호 (Department of Electrical Engineering, Pohang University of Science and Technology) ,  이승규 (Hyosung Ventures) ,  강석형 (Department of Electrical Engineering, Pohang University of Science and Technology)

초록
AI-Helper 아이콘AI-Helper

깊이별 분리 합성곱 (Depthwise Separable Convolution)을 처리할 때, processing element (PE)의 저활용성은 시스톨릭 어레이 (SA)의 한계점 중 하나이다. 본 연구에서는 깊이별 합성곱의 처리량을 극대화하기 위한 새로운 SA 아키텍처를 제안한다. 더불어, 제안된 SA 는 깊이별 합성곱 계산 중에 유휴 PE 에서 후속 점별 합성곱 (pointwise convolution)을 수행하여 활용도를 증가시킨다. 모든 깊이별 합성곱 연산 후에는 모든 PE 를 활용하여 나머지 점별 합성곱 연산의 속도를 향상시킨다. 결과적으로, 제안된 128×128 SA 는 MobileNetV3 연산 시, 기본 SA 및 RiSA 와 비교하여 속도가 4.05 배, 1.75 배 향상되고, 에너지 소비량을 각각 66.7 %, 25.4 % 감소한다.

Abstract ▼ AI-Helper 아이콘AI-Helper

When processing depthwise separable convolution, low utilization of processing elements (PEs) is one of the challenges of systolic array (SA). In this study, we propose a new SA architecture to maximize throughput in depthwise convolution. Moreover, the proposed SA performs subsequent pointwise conv...

주제어

#시스톨릭 어레이   #하드웨어 가속기   #깊이별 분리 합성곱  

표/그림 (12)

참고문헌 (16)

  1. S. Chetlur, C. Woolley, P. Vandermersch, J. Cohen,？J. Tran et al. "cuDNN: Efficient Primitives for Deep？Learning", arXiv preprint arXiv:1410.0759, 2014. 

  2. N.P. Jouppi, C. Young, N. Patil, D. Patterson, G.？Agrawal et al., "In- Datacenter Performance Analysis of a？Tensor Processing Unit", Int. Symp. on Computer Architecture (ISCA), 2017, pp. 1-12. 

  3. S. Markidis, S. W. D. Chien, E. Laure, I. B. Peng, J.？S. Vetter, "NVIDIA Tensor Core Programmability, Performance & Precision", Int. Symp. on Parallel and Distributed Processing Symp. Workshops (IPDPSW), 2018,？pp. 522-531. 

  4. A. G. Howard, M. Zhu, B. Chen, D. Kalenichenko,？W. Wang et al., "Mobilenets: Efficient Convolutional？Neural Networks for Mobile Vision Applications", arXiv？preprint arXiv:1704.04861, 2017. 

  5. M. Sandler, A. Howard, M. Zhu, A. Zhmoginow, L.？C. Chen, "Mo- bileNetV2: Inverted Residuals and Linear Bottlenecks", Computer Vision and Pattern Recognition？(CVPR), 2018, pp. 4510-4520. 

  6. A. Howear, M. Sandler, G. Chu, L. C. Chen, B. Chen,？M. Tan, "Searching for MobileNetv3", Int. Conf. on Computer Vision (ICCV), 2019, pp. 1314-1324. 

  7. M. Tan, Q. Le, "Efficientnet: Rethinking Model Scaling for Convolu- tional Neural Networks", Proc. Machine？Learning Research (PMLR), 2019, pp. 6105-6114. 

  8. Z. Liu, H. Mao, C. Y. Wu, C. Feichtenhofer, T. Darrell, S. Xie, "A ConvNet for the 2020s", arXiv preprint？arXiv:2201.03545, 2022. 

  9. Z. Dai, H. Liu, QV. Le, M. Tan, A. Howear, M.？Sandler, G. Chu, L. C. Chen, B. Chen, M. Tan, "CoAtNet:？Marrying Convolution and Attention for All Data Sizes",？Advances in Neural Information Processing Systems 34,？2021, pp. 3965-3977. 

  10. S. Ghodrati, B. H. Ahn, J. Kim, S. Kinzer, B. R.？Yatham et al., "Planaria: Dynamic Architecture Fission？for Spatial Multi-Tenant Acceleration of Deep Neural？Networks", Int. Symp. on Microarchitecture (MICRO),？2020, pp. 681-697. 

  11. J. Lee, J. Choi, J. Kim, J. Lee, Y. Kim, "Dataflow？Mirroring: Archi- tectural Support for Highly Efficient？Fine-Grained Spatial Multitasking on Systolic Array？NPUs", Design Automation Conf. (DAC), 2021, pp. 247-252. 

  12. H. Cho, "RiSA: A Reinforced Systolic Array for？Depthwise Convolu- tions and Embedded Tensor Reshaping", Trans. Embedded Computing Systems (TECS) 20.5s,？2021, pp. 1-20. 

  13. R. Xu, S. Ma, Y. Wang, Y. Guo, "CMSA: Configurable Multi-directional Systolic Array for Convolutional？Neural Networks", International Con- ference on Computer Design (ICCD), 2020, pp. 494-497. 

  14. L. Bai, Y. Zhao and X. Huang, "A CNN Accelerator？on FPGA Using Depthwise Separable Convolution",？IEEE Trans. Circuits and Syst. II, Exp. Briefs, vol. 65, no.？10, pp. 1415-1419, Oct. 2018. 

  15. R. Xu, S. Ma, Y. Wang, Y. Guo, "HeSA: Heterogeneous Systolic Array Architecture for Compact CNNs？Hardware Accelerators", Design, Automation & Test in？Europe Conf. & Exhibit. (DATE), 2021, pp. 657- 662. 

  16. H. T. Kung, B. McDanel, S. Q. Zhang, "Adaptive？Tiling: Apply Fixed- size Systolic Arrays to Sparse Convolutional Neural Networks", Int. Conf. on Pattern Recognition (ICPR), 2018, pp. 1006-1011. 

관련 콘텐츠

저작권 관리 안내
섹션별 컨텐츠 바로가기

AI-Helper ※ AI-Helper는 오픈소스 모델을 사용합니다.

AI-Helper 아이콘
AI-Helper
안녕하세요, AI-Helper입니다. 좌측 "선택된 텍스트"에서 텍스트를 선택하여 요약, 번역, 용어설명을 실행하세요.
※ AI-Helper는 부적절한 답변을 할 수 있습니다.

선택된 텍스트

맨위로