초록

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고속 회로 합성에 있어서, Wallace 트리 스타일은 연산을 위한 가장 효율적인 수행 방식의 하나로 인식 되어졌다. 그러나, 이러한 방법은 빠른 곱셈기의 수행이나 여러가지 연산수행 에 있어, 입력 시그널을 고려하지 않은 일반적인 구조로 수행되어졌다. 본 논문은 연산기에 있어서 이러한 제한점을 극복하는 문제를 다룬다. 우리는 캐리-세이브 방법을 덧셈, 뺄셈, 곱셈 이 혼합되어 있는 일반적인 연산 회로에 적용한다. 그 결과 효율적인 회로를 생성하며, 시그널 들의 임의의 시그널 스위칭 변화에 대해 회로의 전력 소모를 최적화 한다. 우리는 이러한 최적화 방법을 여러 디지털 필터에 적용시켜 보았고 이는 기존의 비트 단위가 아닌 캐리-세이브 수행방법보다 상당한 양의 전력 소모의 향상을 보였다.

고속 회로 합성에 있어서, Wallace 트리 스타일은 연산을 위한 가장 효율적인 수행 방식의 하나로 인식 되어졌다. 그러나, 이러한 방법은 빠른 곱셈기의 수행이나 여러가지 연산수행 에 있어, 입력 시그널을 고려하지 않은 일반적인 구조로 수행되어졌다. 본 논문은 연산기에 있어서 이러한 제한점을 극복하는 문제를 다룬다. 우리는 캐리-세이브 방법을 덧셈, 뺄셈, 곱셈 이 혼합되어 있는 일반적인 연산 회로에 적용한다. 그 결과 효율적인 회로를 생성하며, 시그널 들의 임의의 시그널 스위칭 변화에 대해 회로의 전력 소모를 최적화 한다. 우리는 이러한 최적화 방법을 여러 디지털 필터에 적용시켜 보았고 이는 기존의 비트 단위가 아닌 캐리-세이브 수행방법보다 상당한 양의 전력 소모의 향상을 보였다.

AI 본문요약

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• 연구 주제
• 연구 방법
• 연구 결과

문제 정의

• 본 논문에서, 우리는 비트 단위의 캐리-세이브 가산에 기초한 새로운 연산회로 합성 알고리즘을 제시하였다. 곱셈연산기에 대한 기존의 비트연산 변환의 적용과는 다르게 우리는 덧셈, 핼셈, 곱셈이 혼합된 일반적인 연산식에 이러한 방법을 적용하였으며, 각 입력 시그널들에 대한 동일한 스위칭 확률을 가정한 기존의 방법과는 다르게 일반적인 시그널에 대해 전력 소모 틀 줄이는 비트 압축 알고리즘을 제시하였다.

가설 설정

• 그림 4는 晶蜘(7)의 값을 줄이는 데 에 있어, FA의 입력의 선택이 어떠한 영향을 주는지를 보이는 예이다. 우리는 이예에서 区=%=1임을 가정하였다. 그림 4는4개의 싱글비트XM2X3, 払에 대해 서로 다른 FA-트리 几 及를 보인다.

제안 방법

• 본 논문에서, 우리는 비트 단위의 캐리-세이브 가산에 기초한 새로운 연산회로 합성 알고리즘을 제시하였다. 곱셈연산기에 대한 기존의 비트연산 변환의 적용과는 다르게 우리는 덧셈, 핼셈, 곱셈이 혼합된 일반적인 연산식에 이러한 방법을 적용하였으며, 각 입력 시그널들에 대한 동일한 스위칭 확률을 가정한 기존의 방법과는 다르게 일반적인 시그널에 대해 전력 소모 틀 줄이는 비트 압축 알고리즘을 제시하였다. 실험에서, 우리는 우리의 알고工즘이 비트 단계의 캐리세이브 가산을 전반적인 가산회로에 효율적으로 적용함을 보였으며, 이는 회로 전력 소모에 상당한 향상을 가지고 오는 것을 보였다.
• 이때 ftill-adder(FA)간에 캐리-지연이 존재하지 않는다. 그리고, 두 번째 단계에서는 첫 번째 단계에서 생성된 두 개의 피연산자를 캐 리-지 연 연산(carry-propagation addition) 을 이용하여 마지막 결과를 생성 한다.
• 하나의 알고리즘, 즉, FAsdome FA의 입력으로 할당되는 시그널을/刀刀 우리는 FA-트리 내부의 FA 들의 출력의 시그널의 변화로 생성되는 전력 소모를 측정하였고 岡應⑺) 결과를 표 1에 정리하였다. 우리는 회로의 스위칭 확률로을 위해 random한 스위칭 확뷸을 이용하였으며, Synopsys £>函g/i Rnv硏5]를 하나의 시그널이 변화할 때 생성되는 전력 소모량를 나타내는 상수, 즉%와 %틀 측정하기 위해 사용하였다 ' 이때, target library는 /cZ»gl0py(0.35“)이며, global operating voltage는 3.3이다. 이러한비교는 HMZP에 제시뒨시그널의 선택이 FA트 리의 전력 소모를 감소시키는 데 있어서 상당히 효율적임을 보이고 있다.
• 우리는 두 가지의 FA-트리 할당 알고리즘 올 수행하였다. 하나의 알고리즘, 즉, FAsdome FA의 입력으로 할당되는 시그널을/刀刀 우리는 FA-트리 내부의 FA 들의 출력의 시그널의 변화로 생성되는 전력 소모를 측정하였고 岡應⑺) 결과를 표 1에 정리하였다. 우리는 회로의 스위칭 확률로을 위해 random한 스위칭 확뷸을 이용하였으며, Synopsys £>函g/i Rnv硏5]를 하나의 시그널이 변화할 때 생성되는 전력 소모량를 나타내는 상수, 즉%와 %틀 측정하기 위해 사용하였다 ' 이때, target library는 /cZ»gl0py(0.

이론/모형

• 우리는 두 가지의 FA-트리 할당 알고리즘 올 수행하였다. 하나의 알고리즘, 즉, FAsdome FA의 입력으로 할당되는 시그널을/刀刀 우리는 FA-트리 내부의 FA 들의 출력의 시그널의 변화로 생성되는 전력 소모를 측정하였고 岡應⑺) 결과를 표 1에 정리하였다.
• 을 위한 저전력 FA-할당 알고리즘을 다룬다. 이러한 확장 알고리즘 FA-ALP (Low Rnver블 위한 FA-tree 할당 알고리즘)은, SGLP 올 부분 routime으로 이용홍[여가장 오른쪽 비트 열부터 왼쪽 비트 열로 차례로 수행한다.

성능/효과

• 이러한비교는 HMZP에 제시뒨시그널의 선택이 FA트 리의 전력 소모를 감소시키는 데 있어서 상당히 효율적임을 보이고 있다. 또한, 이러한 전력 소모는 상당히 안정적이어서, 우리의 알고리즘으로 FA-트리를 생성하는 것이 위험성을 상당히 낮추는 결과를 가지고 오는 것을 알 수 있다.
• 곱셈연산기에 대한 기존의 비트연산 변환의 적용과는 다르게 우리는 덧셈, 핼셈, 곱셈이 혼합된 일반적인 연산식에 이러한 방법을 적용하였으며, 각 입력 시그널들에 대한 동일한 스위칭 확률을 가정한 기존의 방법과는 다르게 일반적인 시그널에 대해 전력 소모 틀 줄이는 비트 압축 알고리즘을 제시하였다. 실험에서, 우리는 우리의 알고工즘이 비트 단계의 캐리세이브 가산을 전반적인 가산회로에 효율적으로 적용함을 보였으며, 이는 회로 전력 소모에 상당한 향상을 가지고 오는 것을 보였다.

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