[논문]IMT-2000 시스템을 위한 QPSK 복조기 구현

김상명; 김상훈; 황원철; 정지원

IMT-2000 시스템을 위한 QPSK 복조기 구현
Implementation of QPSK Demodulator for IMT-2000 System 원문보기

김상명 (한국해양대학교 전파공학과) , 김상훈 (한국해양대학교 전파공학과) , 황원철 (한국해양대학교 전파공학과) , 정지원 (한국해양대학교 전파공학과)

본 논문에서는 CPLD 칩을 이용하여 QPSK 복조기를 구현하고, 그 결과를 검토하였다. 복조기는 비트 동기를 포착하는 STR(Symbol Timing Recovery) loop와 반송파 동기를 포착하는 CPR(Carrier Phase Recovery) loop로 구성된다 STR loop는 DD-Gardner 방식을, CPR loop는 빠른 반송파 포착을 위하여 Decision-Directed 동기화 방식을 이용하여 구현한 결과를 제시하였다. Altera사의 Design Compiler를 이용하여 FLEX10K 칩에 합성한 QPSK 복조기의 속도는 약 2 (Mbps)의 전송속도를 가지며, ASIC으로 구현시에는 CPLD 속도의 5-6배 이상의 고속화가 가능하다.

In this paper, we implemented the QPSK demodulator with a CPLD chip, and examined the results. DD(Decision Directed)-Gardner algorithm is used for STR loop and Decision-Directed algorithm is used for CPR loop. The speed of the QPSK demodulator implemented in FLEX10K chip can be guaranteed approximately 2[Mbpsl] transmission speed. In practical designed by ASIC, the speed is faster than that of CPLD by 5-6 times.

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문제 정의

본 논문에서는 QPSK 복조기 구현을 위해서 복조기의 주요 모듈들을 검토하고, Altera Tool을 이용하여 CPLD로 설계한 QPSK 복조기를 구현한 결과를 제시한다. Ⅱ장에서는 QPSK 복조기의 모듈들과 multiplier 구현에 대한 내용을 분석하고, Ⅲ장에서는 그 구현 결과를 검토한다.
본 논문에서는 차세대 이동통신으로 각광 받고 있는 IMT-2000 시스템에 적용 가능한 QPSK 복조기를 설계하였고, 이를 하나의 CPLD 칩에 구현하여 그 동작을 검토하였다.

제안 방법

8비트로 샘플링 된 입력 신호와 Loop Filter 결과에 의해 결정된 4개의 Interpolator 계수와의 곱으로 출력된 4개의 Multiplier 결과 신호들을 3개의 CSA(Carry Save Adder)를 이용하여 출력한다. 하지만 Interpolator 의 출력은 DDGadner의 입력 신호일 뿐만 아니라, CFR의 입력 산호로도 동작하므로 16비트의 신호를 상위 2비트 하위 6비트를 제거하여 8비트 신호로 출력해야 한다.
구현하였다. CPR에서는 SIR을 구현할 때에 사용한 Multiplier를 기초로 하여 구현하였으며, LPF도역시 STR 구현할 때에 사용한 Loop Filter를 기반으로 구현하였다.
QPSK 복조기의 VHDL(Very high speed integrated circuit Hardware Description Language) code는 Altera사의 Design Compiler를 이용하여 컴파일하고 합성하였다 설계한 복조기는 CPLD 칩 내에 모델화하여 구현하였다. 별도의 Test Board를 제작하지 않고도 설계한 복조기의 기능을 검증할 수 있었고, 검증과정은 주로 timing simulation을 이용하였다 복조기는 약 2 Mbps의 속도로 동작이 가능하였다.
구성된다. STR loop는 Interpolator와 DOGardner, 그리고 Loop Filter로 구성되고, CPR loop는 DD 동기화기를 사용하여 구현하였다 또 디지털 모뎀 구현시 가장 중요한 모듈인 Multiplier도 구현하였다[4][5].
결과를 얻을 수 있다. 먼저 3개의 결과를 첫번째 Carry Save Adder에 입력하여 sum과 carry 를 구하고 구해진 sum과 carry, 그리고 남은 하나의 결과를 두 번째 Carry Save Adder에 입력하여 sum과 cany를 구하게 돤다. 그런 다음 cany 부분을 왼쪽으로 1비트 천이시킨 후에 sum과 carry롤 더해주게 되면 최종적으로 14비트의 출력을 얻을 수 있다.
복조기는 DDCardner 방식을 기초로 한 STR과 Decision-Directed 동기화 방식을 이용한 CPR로 나누어 두 개의 블록으로 구현하였다 SIR에서는 샘플링 rate롤 증가시켜 오차를 줄이기 위해서 Interpolator를 사용하였고, 복잡한 DDGardner의 구조를 간단한 논리 회로로 대체하였으며, Loop Filter는 2차 구조를 사용하여 구현하였다. CPR에서는 SIR을 구현할 때에 사용한 Multiplier를 기초로 하여 구현하였으며, LPF도역시 STR 구현할 때에 사용한 Loop Filter를 기반으로 구현하였다.
설계한 복조기를 EPF10K100GC5aM 칩에 합성하였다. 본 장에서는 QPSK 복조기의 주요 블록들에 대한 시뮬레이션 및 구현 결과를 제시하고 검토한다.
구조로 이루어져 있다. 하지만 이러한 구조는 하드웨어 구현 시 아주 복잡하고, 많은 처리 시간을 요구하기 때문에 DO와 D2신호의 부호 비트를 이용하여 간단한 논리 회로로 구현하였다. 이 결과를 표 2-1 에 나타내었다.

대상 데이터

시뮬레이션에 이용한 입력 신호는 임의의 timing error를 부가한 정현파 신호이다. Interpolator의 계수를 결정짓는 cntr은 점점 감소하면서 70으로 수렴함을 알 수 있다.

성능/효과

적용이 가능하다. ASIC으로 구현 시에는 ASIC과 BLD의 구조로 인해 CPLD 속도의 5-6배 이상의 고속화가 가능하며, 변복조기는 10 Mbps급을 요하는 무선통신시스템에 적용될 수 있을 것으로 사료된다.
별도의 Test Board를 제작하지 않고도 설계한 복조기의 기능을 검증할 수 있었고, 검증과정은 주로 timing simulation을 이용하였다 복조기는 약 2 Mbps의 속도로 동작이 가능하였다. 설계한 복조기를 EPF10K100GC5aM 칩에 합성하였다.
oput44z oput55는 decision 되어진 I 채널과 Q 채널 신호이다. 시뮬레이션 결과값과 발생한 데이터가 동일함을 확인하였다.
이러한 기술들을 적용하여 CPLD 칩으로 구현한 결과 EPF10K100GC50S4 칩에 합성한 복조기는 총 100, 000 게이트 중에 87%를 사용하였고, 복조기의 경우는 2 Mbps 처리 속도를 가진다 따라서 2 Mbps를 목표로 연구가 활발히 진행되고 있는 IMT-2000 시스템에 적용이 가능하다. ASIC으로 구현 시에는 ASIC과 BLD의 구조로 인해 CPLD 속도의 5-6배 이상의 고속화가 가능하며, 변복조기는 10 Mbps급을 요하는 무선통신시스템에 적용될 수 있을 것으로 사료된다.

후속연구

향후, 2 Mbps에 머무르고 있는 복조기의 구조를 개선하여, 처리 속도를 향상시킬 수 있는 연구가 필요하다.

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