[논문]MOS 소자를 위한 <tex> $HfO_3$</tex>게이트 절연체와 <tex> $WSi_2$</tex>게이트의 집적화 연구

노관종; 양성우; 강혁수; 노용한

MOS 소자를 위한 $HfO_3$게이트 절연체와 $WSi_2$게이트의 집적화 연구
Investigation of $WSi_2$ Gate for the Integration With $HfO_3$gate oxide for MOS Devices 원문보기

노관종 (성균관대학교 전기전자 및 컴퓨터공학부) , 양성우 (성균관대학교 전기전자 및 컴퓨터공학부) , 강혁수 (성균관대학교 전기전자 및 컴퓨터공학부) , 노용한 (성균관대학교 전기전자 및 컴퓨터공학부)

We report the structural and electrical properties of hafnium oxide (HfO$_2$) films with tungsten silicide (WSi$_2$) metal gate. In this study, HfO$_2$thin films were fabricated by oxidation of sputtered Hf metal films on Si, and WSi$_2$was deposited directly on HfO$_2$by LPCVD. The hysteresis windows in C-V curves of the WSi$_2$HfO$_2$/Si MOS capacitors were negligible (<20 mV), and had no dependence on frequency from 10 kHz to 1 MHz and bias ramp rate from 10 mV to 1 V. In addition, leakage current was very low in the range of 10$^{-9}$ ~10$^{-10}$ A to ~ 1 V, which was due to the formation of interfacial hafnium silicate layer between HfO$_2$and Si. After PMA (post metallization annealing) of the WSi$_2$/HfO$_2$/Si MOS capacitors at 500 $^{\circ}C$ EOT (equivalent oxide thickness) was reduced from 26 to 22 $\AA$ and the leakage current was reduced by approximately one order as compared to that measured before annealing. These results indicate that the effect of fluorine diffusion is negligible and annealing minimizes the etching damage.

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문제 정의

한편, ULSI MOS 소자에 있어 고유전율의 게이트 산화막의 연구 외에, 현재 게이트 전극으로 이용되고 있는 폴리실리콘의 높은 저항 및 게이트 공핍의 문제의 문제를 해결하고 소자 규모 감소(scaling down)를 실현하기 위해 금속 게이트 전극의 사용이 요구되고 있다. 본 연구에서는 비교적 낮은 저항을 갖고 공정 호환성이 우수한 WSi₂를 게이트 전극으로 이용하고, HfO₂를 게이트 산화막으로 이용한 MOS 소자를 제작하여 구조적 전기적 특성을 분석하였다[12]. HfO₂의 제조는 Hf 박막을 rf magnetron sputter를 이용하여 증착한 후 열산화시키는 방법을 사용하였고, WSi₂의 증착은 LPCVD (low pressure chemical vapor deposition)를 이용하였다.

제안 방법

본 연구에서는 비교적 낮은 저항을 갖고 공정 호환성이 우수한 WSi₂를 게이트 전극으로 이용하고, HfO₂를 게이트 산화막으로 이용한 MOS 소자를 제작하여 구조적 전기적 특성을 분석하였다[12]. HfO₂의 제조는 Hf 박막을 rf magnetron sputter를 이용하여 증착한 후 열산화시키는 방법을 사용하였고, WSi₂의 증착은 LPCVD (low pressure chemical vapor deposition)를 이용하였다.
금속 게이트/고유전율 게이트 산화막 구조로써 WSi₂/HfO₂의 응용 가능성을 전기적 특성분석을 통해 중점적으로 살펴보았다. WSi₂/SiO₂/Si MOS 캐패시터의 이력특성은 주파수와 인가 전압의 ramp rate 변화에 무관하게 20 mV 이하로 작은 값을 나타내었고, 계면 Hf silicate의 생성으로 인해 매우 낮은 누설전류 특성을 보여주었다.
상기 방법으로 제조된 HfO₂/Si 구조의 계면 구조를 살펴보기 위해 AES 분석을 수행하였다. 전기적 소자 분석은 Boonton 7200 capacitance meter 및 HP 4275A LCR meter를 이용하여 주파수 및 bias ramp rate에 따른 C-V 특성, 이력 (hysteresis) 특성 등의 유전특성을 조사하였고, HP 4140B pA meter/dc voltage source를 이용하여 Ⅰ-V 특성을 조사하였다.
전기적 소자 분석은 Boonton 7200 capacitance meter 및 HP 4275A LCR meter를 이용하여 주파수 및 bias ramp rate에 따른 C-V 특성, 이력 (hysteresis) 특성 등의 유전특성을 조사하였고, HP 4140B pA meter/dc voltage source를 이용하여 Ⅰ-V 특성을 조사하였다.
7 Torr이며 반응 가스의 유량은 WF₆/SiH₄/H₂=2/110/500 sccm을 사용하였다. 전기적 소자 분석을 위해 사진현상 공정 및 습식 에칭을 통해 200 μm×200 μm의 캐패시터의 면적을 갖는 MOS capacitor(MOSC)를 제작하였다. 한편, PMA (post metallization annealing)의 영향을 살펴보기 위해 MOSC 제작 후, 500 ℃에서 30분간 부가적인 열처리를 수행하였다.
RCA 방법에 의해 세정된 Si 위에 상온에서 power 및 시간을 제어하여 Hf 금속을 증착하고 500℃, O₂ 분위기에서 전기로(furnace)를 사용하여 산화시켰다. 제조된 HfO₂ 박막은 같은 온도, N₂ 분위기에서 다시 전기로를 사용하여 열처리를 수행하였다. 게이트 전극의 증착은 그림 1과 같은 구조의 thermal cold-wall LPCVD 시스템을 이용하여 다음과 같은 조건에서 텅스텐 실리사이드를 500-1500 A 두께로 증착하였다.
전기적 소자 분석을 위해 사진현상 공정 및 습식 에칭을 통해 200 μm×200 μm의 캐패시터의 면적을 갖는 MOS capacitor(MOSC)를 제작하였다. 한편, PMA (post metallization annealing)의 영향을 살펴보기 위해 MOSC 제작 후, 500 ℃에서 30분간 부가적인 열처리를 수행하였다.

성능/효과

중점적으로 살펴보았다. WSi₂/SiO₂/Si MOS 캐패시터의 이력특성은 주파수와 인가 전압의 ramp rate 변화에 무관하게 20 mV 이하로 작은 값을 나타내었고, 계면 Hf silicate의 생성으로 인해 매우 낮은 누설전류 특성을 보여주었다. 또한, 500 ℃에서의 부가적인 PMA 공정 후, EOT는 26 A에서 22 A로 감소하였고 누설전류도 감소하였다.
WSi₂/SiO₂/Si MOS 캐패시터의 이력특성은 주파수와 인가 전압의 ramp rate 변화에 무관하게 20 mV 이하로 작은 값을 나타내었고, 계면 Hf silicate의 생성으로 인해 매우 낮은 누설전류 특성을 보여주었다. 또한, 500 ℃에서의 부가적인 PMA 공정 후, EOT는 26 A에서 22 A로 감소하였고 누설전류도 감소하였다. 이러한 결과들은 WSi₂ 증착 공정중 야기 될 수 있는 불소확산이 무시할 정도이며 부가적인 열처리 공정을 통해 에칭에 의한 HfO₂ 막의 손상을 최소화시킬 수 있음을 보여주는 결과이다.
10 kHz ~ 1 MHz 범위에서의 주파수 변화 및 50 mV/sec ~ 1 V/sec 범위의 bias의 ramp rate 변화에 무관하게 20 mV 이하의 무시할만한 이력폭을 나타내었다. 이러한 결과는 본 연구에서 제조된 HfO₂ 박막이 무시할만한 산화막내 결함 또는 계면전하가 존재함을 보여준다[8].
또한, 500 ℃에서의 부가적인 PMA 공정 후, EOT는 26 A에서 22 A로 감소하였고 누설전류도 감소하였다. 이러한 결과들은 WSi₂ 증착 공정중 야기 될 수 있는 불소확산이 무시할 정도이며 부가적인 열처리 공정을 통해 에칭에 의한 HfO₂ 막의 손상을 최소화시킬 수 있음을 보여주는 결과이다.

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