[논문]DGMOSFET의 전류-전압 특성에 관한 연구

정학기; 고석웅; 나영일; 정동수

[국내논문] DGMOSFET의 전류-전압 특성에 관한 연구
A study on Current-Voltage Relation for Double Gate MOSFET 원문보기

정학기 (군산대학교 전자정보공학부) , 고석웅 (군산대학교 전자정보공학부) , 나영일 (군산대학교 전자정보공학부) , 정동수 (군산대학교 전자정보공학부)

게이트의 길이가 100nm 이하인 경우에는 절연막의 두께도 1.5nm 이하로 스케일링되며, 도핑농도도 증가하게 되기 때문에 소자의 문턱전압 변화, 게이트 절연막의 터널링에 의한 허용치 이상의 누설전류의 발생 등 여러 가지 문제점이 발생될 수 있다. SiO$_2$ 유전체는 1.5nm 두께 이하에서 터널링 전류가 1A/cm$^2$ 이상이 될 것으로 예상되므로, 게이트 절연막으로 사용될 수 없다. 본 연구에서는 이러한 터널링에 의한 누설전류의 영향을 줄이기 위하여 더블게이트 MOSFET(DGMOSFET)를 고안하였다. SiO$_2$ 유전체의 두께가 1nm이하에서도 이러한 누설전류의 영향을 줄일 수 있게 되었다. 그러나 나노 크기의 소자를 개발하기 위해서는 유전율이 매우 큰 게이트 절연체가 개발되어야 한다.

In case is below length 100nm of gate, various kinds problem can be happened with by threshold voltage change of device, occurrence of leakage current by tunneling because thickness of oxide by 1.5nm low scaling is done and doping concentration is increased. SiO$_2$ dielectric substance can not be used for gate insulator because is expected that tunneling current become 1A/cm$^2$ in 1.5nm thickness low. In this paper, devised double gate MOSFET(DGMOSFET) to decrease effect of leakage current by this tunneling. Therefore, could decrease effect of these leakage current in thickness 1nm low of SiO$_2$ dielectric substance. But, very big gate insulator of permittivity should be developed for develop device of nano scale.

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문제 정의

그러므로 이것을 해결하기 위해서는 트랜지스터의 구조와 재료를 근본적으로 바꾸거나, 새로운 회로설계가 필요하게 되었다.[1-2] 본 논문에서는 소자의 크기가 작아짐에 따라 발생되는 누설전류의영향을 줄이기 위하여 기존에 사용되었던 트랜지스터의 구조가 아닌 두 개의 게이트를 갖는 트랜지스터를 이용하여 전류량을 조사하였다.
본 논문에서는 그림 4와 같이 게이트의 길이, 실리콘의 두께, 그리고 게이트 산화막의 두께에 대한 변화시켜 본 논문에서 제시한 모델이 단 채널에서도 적합한가를 조사하였다.
본 논문에서는 두 개의 게이트를 갖는 더블 게이트 MOSFET에서의 해석학적 전류식을 이용하여 차단전류의 변화를 조사하였다. 비교적 긴 (Lx=lum)채널에서 뿐만이 아니라 단채널(板=lnm) 에서도 본 논문에서 제시한 모델이 적함함을 알 수 있었다.

제안 방법

본 논문에서는 그림 1과 같은 DGMOSFET의터널링에 의한 차단전류의 변화를 조사하기 위하여 모든 영역, 즉 선형, 포화 그리고 서브문턱에서의 다음과 같은 해석학적 모델을 사용하였다.
%는 실리콘의 유전율이다. 또한 본 논문에서는 실온 (T=300K)에서 해석하였다.

성능/효과

본 논문에서 제시한 모델을 이용하여 실리콘의 두께(t*)가 3ran, 산화막의 두께(妇)가 Iron일 때, 게이트의 길이(4)를 Iron 와 10nm로 각각 조정하여 계산하였을 때, 문턱 전압 값은 0.6817V로 변함이 없었다. 즉, 문턱 전압 값은 실리콘이나 산화막 두께의 변화에 따라 변화하고 게이트 길이에 의해서는 단지 소스-드레인 전류의 양만 변함을 알 수 있었다.
6817V로 변함이 없었다. 즉, 문턱 전압 값은 실리콘이나 산화막 두께의 변화에 따라 변화하고 게이트 길이에 의해서는 단지 소스-드레인 전류의 양만 변함을 알 수 있었다. 게이트 산화막의 두께가 작아질 수록 흐르는 전류의 양이 줄어듦을 알 수가 있다.
또한 게이트 전압이 작을 때 실리콘의 두께가너무 작게 되면 문턱 전압 값은 (・)의 값을 갖게되며, 본 논문에서 제시한 모델로 계산하였을 때 (+)의 값을 갖는 실리콘 두께의 한계치는 약 7-3nm 가 됨을 알 수 있었다.
차단전류의 변화를 조사하였다. 비교적 긴 (Lx=lum)채널에서 뿐만이 아니라 단채널(板=lnm) 에서도 본 논문에서 제시한 모델이 적함함을 알 수 있었다. 또한 일함 수의 값에 의하여 전류량이 변하게 되며, 게이트 길이만 변화하게 될 경우 문턱 전압 값은 일정함을 알 수 있었다.
비교적 긴 (Lx=lum)채널에서 뿐만이 아니라 단채널(板=lnm) 에서도 본 논문에서 제시한 모델이 적함함을 알 수 있었다. 또한 일함 수의 값에 의하여 전류량이 변하게 되며, 게이트 길이만 변화하게 될 경우 문턱 전압 값은 일정함을 알 수 있었다. 또한 실리콘 두께가 너무 두껍게 되면 구조적 불균형으로 인한 문제점들이 야기 될 수 있음을 알았다.
게이트 산화막의 두께가 작아질수록 흐르는 전류의 양은 급격히 감소함을 알 수 있었다. 즉, 얇은 게이트 산화막의 두께로 인하여 누설전류가 발생 됨을 알 수 있었다. 따라서 이러한 현상을 줄이기 위해서는 고 유전율의 절연체나 새로운 모델이 제시되어야 할 것으로 사료된다.
또한 일함 수의 값에 의하여 전류량이 변하게 되며, 게이트 길이만 변화하게 될 경우 문턱 전압 값은 일정함을 알 수 있었다. 또한 실리콘 두께가 너무 두껍게 되면 구조적 불균형으로 인한 문제점들이 야기 될 수 있음을 알았다. 게이트 산화막의 두께가 작아질수록 흐르는 전류의 양은 급격히 감소함을 알 수 있었다.
또한 실리콘 두께가 너무 두껍게 되면 구조적 불균형으로 인한 문제점들이 야기 될 수 있음을 알았다. 게이트 산화막의 두께가 작아질수록 흐르는 전류의 양은 급격히 감소함을 알 수 있었다. 즉, 얇은 게이트 산화막의 두께로 인하여 누설전류가 발생 됨을 알 수 있었다.

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