[논문]Dry Etch 공정에 의한 Wafer Edge Plasma Damage 개선 연구

한원만; 김재필; 유태광; 김충환; 배경성; 노용한

Dry Etch 공정에 의한 Wafer Edge Plasma Damage 개선 연구
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한원만 (삼성전자 메모리사업부 E기술그룹) , 김재필 (삼성전자 메모리사업부 E기술그룹) , 유태광 (삼성전자 Sys LSI사업부 C&M PA) , 김충환 (삼성전자 메모리사업부 E기술그룹) , 배경성 (삼성전자 메모리사업부 E기술그룹) , 노용한 (성균관대학교 정보통신공학부)

Plasma etching process에서 magnetic field 영향에 관한 연구이다. High level dry etch process를 위해서는 high density plasma(HDP)가 요구된다. HDP를 위해서 MERIE(Magnetical enhancement reactive ion etcher) type의 설비가 사용되며 process chamber side에 4개의 magnetic coil을 사용한다. 이런 magnetic factor가 특히 wafer edge부문에 plasma charging에 의한 damage를 유발시키고 이로 인해 device Vth(Threshold voltage)가 shift 되면서 제품의 program 동작 문제의 원인이 되는 것을 발견하였다. 이번 연구에서 magnetic field와 관련된 plasma charge damage를 확인하고 damage free한 공정조건을 확보하게 되었다.

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문제 정의

지금까지 하나의 공정 조건에 대해 이루어진 양산라인 평가의 톨을 벗어나 조건의 각 step을 layer로 나누어 평가하였다는 점에서 앞으로 더욱 고려해서 개선시켜야할 etch control factor를 세분화하는 계기가 되었다. 따라서 본 연구에서는 gate etch 시 사용하는 magnetic field의 사용을 조절하여 불량을 개선하는 연구를 진행하였다.
HDP를 사용할 경우 electron charging에 의한 transistor(이하 Tr) 손상이 발생하는 것으로 알려져 있다. 특히 본 논문에서는 EEPROM 소자 제작 공정 시 HDP 발생을 위해 사용하고 있는 magnetic field 공정 변수와 제작된 소자의 손상 관계에 대해 조사하였다. 이 불량은 그림1처럼 w/f edge에서 나타나고 있으며 test와 user mode 상태를 정하기 위해서 main cell 배열과는 별도로 구성된 8bit cell인 fuse cell 불량으로 *on cell'을 'off cell'로 인식하는 붎량 형태이다.

제안 방법

첫 번째 각 etch 공정 step멸 magnetic field 사基 유무에 파라 PDM(plasma damage measurement) check를 실시하였고, 그 결과 불량 유발이 유력한 ONO etch step에 대해서 etch time을 40초에서 10초 간격으로 증가시켜 밭생 경향을 확인하였으며, magnetic field의 기 역시 0, 30, 50gauss 인가하여 그에 따른 경향믈 확인하였다. 또한 wafer edge 발생과 관련하여 MXP+ 설비의 구조 확인 및 magnetic field 를 0, 50gauss 에 대한 plasma thre아iold v이tage(eVt)를 측정하였다.
그림2에서 gate는 word line 과 sense line gate 이다. 문제의 부분은 sense line Tr이며, program 과 erase 동작 시 ONO 막질은 electnm이 charging되는 특성을 가지고 있으나 etch되는 동안 degrade되어 h이e이 trap 되고, 그 결과 Vth shift 및 program시 문제가 발생하는 것으로 분석되어 관련 gate 형성 공정에 대한 실험을 실시하였다.
Dry etch recipe는 여러 step으로 이루어져 step별 각각의 layer 률 etch 한다. 일단, 각 막질 step에 대해서 공정 조건에 대해서 막질 degraded 유발 시킬 수 있는 원인을 plasma 에 의한 damage로 판단하고, 유발 요소들에 대해서 확인하였다. 첫 번째 각 etch 공정 step멸 magnetic field 사基 유무에 파라 PDM(plasma damage measurement) check를 실시하였고, 그 결과 불량 유발이 유력한 ONO etch step에 대해서 etch time을 40초에서 10초 간격으로 증가시켜 밭생 경향을 확인하였으며, magnetic field의 기 역시 0, 30, 50gauss 인가하여 그에 따른 경향믈 확인하였다.
일단, 각 막질 step에 대해서 공정 조건에 대해서 막질 degraded 유발 시킬 수 있는 원인을 plasma 에 의한 damage로 판단하고, 유발 요소들에 대해서 확인하였다. 첫 번째 각 etch 공정 step멸 magnetic field 사基 유무에 파라 PDM(plasma damage measurement) check를 실시하였고, 그 결과 불량 유발이 유력한 ONO etch step에 대해서 etch time을 40초에서 10초 간격으로 증가시켜 밭생 경향을 확인하였으며, magnetic field의 기 역시 0, 30, 50gauss 인가하여 그에 따른 경향믈 확인하였다. 또한 wafer edge 발생과 관련하여 MXP+ 설비의 구조 확인 및 magnetic field 를 0, 50gauss 에 대한 plasma thre아iold v이tage(eVt)를 측정하였다.

성능/효과

Etch 공정은 변수가 많고 복잡하여 지금까지 ONO 막질과 관련지여서는 불량의 원인을 찾지 못하였으나 이번 연구에서 s이f align gate의 ONO 막질 plasma damage 검증을 통해 문제의 원인을 찾고, 개선을 통해 공정 능력 및 제품 품질이 향상되었으며, 안정적인 양산 제조 능력을 확보할 수 있게 되었다. 더 나아가 이 연구 결과가 family device£1 NVM(Non volatile memory)에도 적용 되는 효과를 가져다주었다.
Wafer edge에 룰량이 발생하는 것과 관련해서 먼저 설비의 구조를 확인하였고 진행 chamber 외부에 위치한 magnetic coil의 위치가 그림5처럼 마름모 형태로 불량의 형태와 동일하였으며, bare oxide wa*로 측정한 zXVt 값이 그림6처럼 wafer의 沃nter보다는 edge쪽이 더 큰 것으로 확인되었다. 이는 coil에 가까울수록 plasma의 영향을 더 받아 damage 측면 취약한 것을 알 수 있었다.
time이 증가할수록 edge 불량 발생 경향이 크게 나타나는 것을 확인 하였으나 time을 줄이는 것은 한계가 있고 time low margin 에서 완전히 불량을 줄일 수는 없었다. magnetic fileld split 결과에서 gauss 값이 클수록 불량은 증가하였으나 그림4(b)처럼 zero gauss조건에서 fail chip이 완전히 없어지는 것을 확인 하였고, 이 결과로 damage의 원인으로 magnetic field가 주요 원인으로 작용하고 있윰을 확인하였으며 이 magnetic field의 사용을 제한함으로써 불량을 제거할 수 있게 되었다.
이는 plasma 영향을 WSi와 ONO 막질이 타 막질에 비해서 더 받는 것으로 보이며 magnetic field 인가 시 □ 정도가 커지는 것을 확인할 수 있었다.

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