[논문]Scalability of split-gate charge trap memories down to 20nm for low-power embedded memories

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[해외논문] Scalability of split-gate charge trap memories down to 20nm for low-power embedded memories

Electron Devices Meeting (IEDM), 2011 IEEE International, 2011 Dec, 2011년, pp.9.5.1 - 9.5.4

Masoero, L. (Leti, CEA, Grenoble, France) , Molas, G. (Leti, CEA, Grenoble, France) , Brun, F. (Leti, CEA, Grenoble, France) , Gely, M. (Leti, CEA, Grenoble, France) , Colonna, J. P. (Leti, CEA, Grenoble, France) , Della Marca, V. (STMicroelectron., Rousset, France) , Cueto, O. (Leti, CEA, Grenoble, France) , Nowak, E. (Leti, CEA, Grenoble, France) , De Luca, A. (Leti, CEA, Grenoble, France) , Brianceau, P. (Leti, CEA, Grenoble, France) , Charpin, C. (Leti, CEA, Grenoble, France) , Kies, R. (Leti, CEA, Grenoble, France) , Toffoli, A. (Leti, CEA, Grenoble, France) , Lafond, D. (Leti, CEA, Grenoble, France) , Delaye, V. (Leti, CEA, Grenoble, France) , Aussenac, F. (Leti, CEA, Grenoble, France) , Carabasse, C. (Leti, CEA, Grenoble, France) , Pauliac, S. (Leti, CEA, Grenoble, France) , Comboroure, C. (Leti, CEA, Grenoble, France) , Ghibaudo, G. (LAHC, IMEP, Grenoble, France) , Deleonibus, S. (Leti, CEA, Grenoble, France) , De Salvo, B. (Leti, CEA, Grenoble, France)

Abstract ▼ AI-Helper

In this work, split-gate charge trap memories with electrical gate length down to 20 nm are presented for the 1st time. Silicon nanocristals (Si-ncs), or silicon nitride (Si3N4) and hybrid Sinc/SiN based split-gate memories, with SiO2 or Al2O3 control dielectrics, are compared in terms of program erase and retention. Then, the scalability of split-gate charge trap memories is studied, investigating the impact of gate length reduction on the memory window, retention and consumption. The results are analyzed by means of TCAD simulations.

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