선택한 단어 수는 입니다.
최소 단어 이상 선택하여야 합니다.
최소 단어 이상 선택하여야 합니다.
선택한 단어 수는 30입니다.
최대 10 단어까지만 선택 가능합니다.
최대 10 단어까지만 선택 가능합니다.
문제 정의
- 본 논문에서 제시한 CU 단위 병렬화를 적용하였을 때에 슬라이스단위 병렬화와 모듈 내부의 병렬화의 단점을 극복하고 속도 개선이 이루어졌다. 성능을 향상시키기 위해서 슬라이스 단위 병렬화와 모듈 내부 병렬화를 동시에 적용하면 좀 더 높은 속도 개선을 얻을 수 있을 것이라 기대된다.
- 본 논문에서는 앞서 논의하였던 CU 단위 병렬화 방법을 제안하고자 한다. CU 단위 병렬화 방법은 그림 2와 같은 시간 흐름을 갖고 있는데, 주요 모듈은 Decode CU와 Decompress CU 이다.
- 본 논문에서는 앞서 말한 두 가지 병렬처리 기법에서 생길 수 있는 단점을 피할 수 있는 방법을 Decoder 구조 분석을 통해서 알아보았고 그 효율을 Decoder의 각 모듈별 수행시간 분석을 통해 추측해 보았다. 이런 분석 자료를 통해 새로운 병렬화 방법으로 CU (Coding Unit)간 병렬화를 구상하였다.
- 본 논문에서는 현재 표준화 중인 HEVC Decoder를 병렬처리 하여 동작하도록 하였다. 표준화 회의에서 논의되고 있는 병렬처리 방법인 시간 지연과 추가 비트 할당의 단점을 없애기 위해 CU 단위 병렬처리방식을 제안 및 구현하여 Reference software 대비 약 20%의 수행 시간 감소를 보였다.
- 구조적으로 최적의 병렬화 단위로 판단되는 CU단위의 병렬화는 실질적으로 얼마만큼의 시간적 이득을 가져다줄지에 대한 의문이 생긴다. 이를 알아보기 위해서 각 모듈별 수행 시간 분석과 이를 병렬화하였을 때 가져다 줄 수 있는 이상적인 시간이득을 확인하고자 한다.
- CU단위의 병렬화는 기존 슬라이스 단위 병렬화 과정에서 지적되었던 시간적 지연을 피할 수 있고 모듈 내부 병렬화 과정에서 어려움으로 지적되고 있는 데이터 의존성의 문제점이 적을뿐더러 추가 비트 할당이 요구되지 않는다. 이와 같이 CU 단위의 병렬화는 구조적으로 병렬화를 위한 최적의 기법이라고 판단이 되어, 본 논문에서는 CU 단위로 HEVC decoder 병렬처리를 진행하고자 한다.
※ AI-Helper는 부적절한 답변을 할 수 있습니다.