[논문]반도체 제품의 CVD Barrier Metal기인 Contact불량 연구

박상준; 윤주병; 이경우; 이상익; 김진성; 채승기; 채희선; 노용한

반도체 제품의 CVD Barrier Metal기인 Contact불량 연구
Defect Characterization & Control for the Metal Contact with CVD Barrier Metal in Memory Device 원문보기

박상준 (삼성전자(주) 반도체 총괄) , 윤주병 (삼성전자(주) 반도체 총괄) , 이경우 (삼성전자(주) 반도체 총괄) , 이상익 (삼성전자(주) 반도체 총괄) , 김진성 (삼성전자(주) 반도체 총괄) , 채승기 (삼성전자(주) 반도체 총괄) , 채희선 (삼성전자(주) 반도체 총괄) , 노용한 (성균관 대학교)

반도체의 최소 회로 선폭이 감소함에 따라 Contact 저항이 크게 증가하게 된다. Contact 저항을 낮추기 위하여 Tungsten Metal Contact을 일반적으로 사용하며, Si 기판과의 Ohmic 접촉 및 WF6의 Fluorine과 Si 반응을 억제하기 위한 Barrier Metal로 Ti/TiN 이중막을 사용한다. 본 논문에서는 90nm급 이하 제품의 CVD Ti/TiN Barrier Metal이 유발하는 불량 현상과 원인 규명에 대하여 연구하였으며, Ohmic Contact형성을 위해 TiSix형성 최적화 방안에 대해 정리하였다.

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문제 정의

해결하는 방법을 연구하였다. 또한 Small metal contact 에서 BM의 Ti와 기판 Si의 반응물인 TiSix형성을 최적화하는 방안에 대해 논의하였다.
본 논문에서 제품의 최소 회로 선폭이 90nm 이하 제품 에서의 CVD Ti/TiN Barrier Metal(이하 BM)이 유발하는 불량을 분석하고 해결하는 방법을 연구하였다. 또한 Small metal contact 에서 BM의 Ti와 기판 Si의 반응물인 TiSix형성을 최적화하는 방안에 대해 논의하였다.

제안 방법

그림 2 에서와 같이 Plug IIP 유무에 따론 TiN/ TiSix/ Si 기판의 AES 조성 분석을 진행하였다. IIP 공정으로 Damage Layer 가 발생하고 추가 산화가 진행된다.
Microscope: TECNAI G2)을 이용하였다. 깊이에 따른 조성 문석은 AES(Auger Electron Spectroscopy: PHI 5900, 5keV)를 사용하였으며 진공은 Depth profiling 분석(2x10-7 Torr)을 제외하고는 10-9Torr 수준을 유지하였다.
이번 연구틀 통하여 Metal 과 Si 접촉에서의 대표적인 馨량현상인 Contact 저항과 누설 전류에 대한 쿷량을 룬석하고 해결방법을 모색하였다. 공정 Damage 및 Cleaning 부족으로 계면에 이물질이 잔존하게 되면 TiSix의 이상성장으로 붏량이 유밡둼을 알 수 있 었 다.

대상 데이터

본 연구의 계면 구조는 FEG(Field Emission Gun)을 사용하여 300kV 로 동작하는 HR-TEM(High Resolution Transmission Electron Microscope: TECNAI G2)을 이용하였다. 깊이에 따른 조성 문석은 AES(Auger Electron Spectroscopy: PHI 5900, 5keV)를 사용하였으며 진공은 Depth profiling 분석(2x10-7 Torr)을 제외하고는 10-9Torr 수준을 유지하였다.

성능/효과

IIP 공정으로 Damage Layer 가 발생하고 추가 산화가 진행된다. AES 분석 결과 Plug IIP 를 진행했을 때 TiSix 영역에서 Excess oxygen 성분이 확인되었다. 결국 IIP 공정의 농도 및 Energy 조건은 Metal Contact 에서 계면불순물 형성에 영향을 줄 수 있다.
1000A 이상의 Contact Size 에서는 접촉저항과 선형관계를 나타내나(R2h0, 973) 1000A 이하에서는 접莺 저항이 급격하게 증가한다. C야ita아 Size 에 따른 접莺 저항의 증가는 TEM 분석을 이용한 TiSix 형성 정도 차이를 통해 확인할 수 있었다.[그림.
Metal 과 Si 계면 이물질 층을 감소시키기 위해 IIP, Clean, Etch 공정과 함께 계면 전처리 공정을 도입하여 TEM으로 구조 평가를 젼행한 결과 Contact BM 증착 전에 진행하는 전처리 공정이 가장 우수한 TiSix Profile을 형성함을 확인하였다』그림 6]
공정 Damage 및 Cleaning 부족으로 계면에 이물질이 잔존하게 되면 TiSix의 이상성장으로 붏량이 유밡둼을 알 수 있 었 다. Plug 걑P, Cleaning, Contact CD, Etch Damage 등이 중요한 불량 원인임을 확인하였으며 계면 전처리 공정을 도입하여 최적의 개선안읆 도출하였다&rsquo;
계면 저항이 증가하는 문제가 발생한다. 따라서 BM 증착 전에 진행되는 Contact 계면 전처리 공정이 가장 적합한 Metal Contmt 불량 개선 공정임이 확인되었다.

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