초록

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본 논문에서는 Whirlpool 해시 코어가 Cortex-M0의 슬레이브로 인터페이스된 보안 SoC 프로토타입 구현에 대해 기술한다. ISO/IEC에서 표준으로 채택된 경량 해시 알고리듬인 Whirlpool 해시 함수를 64-비트의 데이터 패스로 구현하였으며, 키 확장 연산과 암호화 연산을 수행하는 하드웨어를 공유하여 면적이 최소화되도록 설계하였다. 설계된 보안 SoC 프로토타입을 Cyclone-V FPGA에 구현한 후, ULINK2 어댑터와 Cortex 내부 디버거를 통해 Whirlpool 해시 코어에서 연산된 해시값을 확인함으로써 SoC 프로토타입의 동작을 확인했다.

본 논문에서는 Whirlpool 해시 코어가 Cortex-M0의 슬레이브로 인터페이스된 보안 SoC 프로토타입 구현에 대해 기술한다. ISO/IEC에서 표준으로 채택된 경량 해시 알고리듬인 Whirlpool 해시 함수를 64-비트의 데이터 패스로 구현하였으며, 키 확장 연산과 암호화 연산을 수행하는 하드웨어를 공유하여 면적이 최소화되도록 설계하였다. 설계된 보안 SoC 프로토타입을 Cyclone-V FPGA에 구현한 후, ULINK2 어댑터와 Cortex 내부 디버거를 통해 Whirlpool 해시 코어에서 연산된 해시값을 확인함으로써 SoC 프로토타입의 동작을 확인했다.

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문제 정의

• 본 논문에서는 경량화를 위해 64-비트 데이터 패스로 구현된 Whirlpool 해시 코어와 Cortex-M0를 통해 Whirlpool 해시 슬레이브를 제어하는 보안 SoC 프로토타입 구현에 대해 기술한다. II장에서는 Whirlpool 해시 알고리듬에 대해 간략히 기술하고, III장에서는 Cortex-M0 기반 보안 SoC에 Whirlpool 해시 코어를 슬레이브로 구현한 설계에 대해 설명한다.

제안 방법

• FPGA 검증 시스템의 구성은 그림 6과 같다. Cyclone-V FPGA가 탑재된 V2M-MPS2 보드는 ULINK2 어댑터를 통해 Cortex 내부의 디버거로 연결되며, 이를 통해 Wrapper 내부에 있는 레지스터로 엑세스하여 Whirlpool 해시 코어에서 연산된 해시 값을 확인하였다. Cyclone-V FPGA에 Cortex-M0와 Whirlpool 해시 코어 슬레이브가 구현되고, CMSDK의 버스 매트릭스에 연결하여 동작을 검증하였다.
• Cyclone-V FPGA가 탑재된 V2M-MPS2 보드는 ULINK2 어댑터를 통해 Cortex 내부의 디버거로 연결되며, 이를 통해 Wrapper 내부에 있는 레지스터로 엑세스하여 Whirlpool 해시 코어에서 연산된 해시 값을 확인하였다. Cyclone-V FPGA에 Cortex-M0와 Whirlpool 해시 코어 슬레이브가 구현되고, CMSDK의 버스 매트릭스에 연결하여 동작을 검증하였다. FPGA에 구현된 SoC의 동작을 제어하기 위한 소프트웨어는 Keil의 uVision으로 크로스컴파일 되었으며, Whirlpool 해시 코어 슬레이브의 동작이 제어된다.
• Whirlpool 해시 코어 슬레이브의 구조는 그림 2와 같이 Slave Interface 모듈, Wrapper 모듈 그리고 Whirlpool 해시 코어로 구성된다. Slave Interface 모듈은 Cortex-M0에서 사용하는 AHB- Lite 프로토콜에 맞춰 데이터를 전달하도록 설계되었다. Wrapper 모듈을 Slave Interface로부터 전달받은 데이터를 내부 레지스터에 저장한 후, 내부 레지스터의 Ctrl_reg에 데이터가 써지면 해당 비트에 대응하는 제어신호를 생성하고, Whirlpool 해시 코어가 연산을 수행할 수 있도록 데이터를 변환한다.
• Whirlpool 해시 코어는 키 확장과 암호화 알고리듬이 동일하므로, 하드웨어 자원을 공유하도록 설계되었다.[3-4] 내부 구조는 그림 3과 같이 Padder, Controller, Core_reg, Round_block으로 구성된다.
• 본 논문에서는 Whirlpool 해시 코어를 AHB를 통해 Cortex-M0에 슬레이브로 연결하여 FPGA에 구현한 후, Slave Interface 모듈과 Wrapper 모듈을 통해 버스 매트릭스와 연동되고 Cortex-M0에 의해 제어되어 동작하는 것을 검증하였다. 향후 대칭키 및 비대칭키 암호 코어들을 추가하여 다양한 기능을 갖는 보안 SoC 구현으로 확장할 예정이다.

이론/모형

• Whirlpool 해시 슬레이브가 AHB 프로토콜에 따라서 정상적으로 동작하는 지 확인하기 위해서 BFM (Bus Function Model) 시뮬레이션을 수행했으며 그 결과는 그림 5와 같다. 224-비트 평문 “4f5a6df1ad5f1d2f6a2d1fd88d4f”를 암호환 결과로 해시 값 “be4ef988eb9f9f35f77112b63dadc7d1d866a59eeba4f6caf74ac25fdf4b18d1e8590881d275d6aa6e726f36d1e2f375887755095b762a54999ac209a9ea420e”가 출력되어 정상 동작함을 확인했다.

성능/효과

• 224-비트 평문 “4f5a6df1ad5f1d2f6a2d1fd88d4f”를 암호환 결과로 해시 값 “be4ef988eb9f9f35f77112b63dadc7d1d866a59eeba4f6caf74ac25fdf4b18d1e8590881d275d6aa6e726f36d1e2f375887755095b762a54999ac209a9ea420e”가 출력되어 정상 동작함을 확인했다.
• 그림 7은 ULINK2를 통해 얻어진 FPGA 검증 결과를 보이고 있으며, 512-비트의 평문 “abcdbcdecdefdefgefghfghighijhijkijkljklmklmnlmnomnopnopqabcdbcde”을 암호화한 결과로 해시 값“8801230C38740EFFFC55D78CBCA333CFAC5B58D0EFC2F0DD4250A2E1C4F90367536936C8602333D37598A437602943A9C71DDDCEBB726A122C25299DBA09C4E4”가 출력되어 FPGA에 구현된 Cortex-M0와 Whirlpool 해시 코어가 정상적으로 동작함을 확인하였다.

후속연구

• 본 논문에서는 Whirlpool 해시 코어를 AHB를 통해 Cortex-M0에 슬레이브로 연결하여 FPGA에 구현한 후, Slave Interface 모듈과 Wrapper 모듈을 통해 버스 매트릭스와 연동되고 Cortex-M0에 의해 제어되어 동작하는 것을 검증하였다. 향후 대칭키 및 비대칭키 암호 코어들을 추가하여 다양한 기능을 갖는 보안 SoC 구현으로 확장할 예정이다.

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