초록

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2개의 S/H (Sample and Hold)회로를 내장한 ADC (Analog to Digital converter)는 전동기의 3상 전류를 동시점에서 샘플링(sampling)할 수 없다. 또한 전류 센서 및 아날로그 신호처리 회로의 이득은 오차가 있다. 이러한 이유로 3상 측정 전류의 불평형 상태가 야기될 수 있으며 이 불평형은 전동기 전류제어에 영향을 미친다. 이 논문에서는 2개의 S/H 회로를 이용한 3상 전류 측정의 동기화 및 이득 오차의 보정 방법을 제안하고 컴퓨터 모의 실험을 통하여 제안된 방법을 검증하였다.

2개의 S/H (Sample and Hold)회로를 내장한 ADC (Analog to Digital converter)는 전동기의 3상 전류를 동시점에서 샘플링(sampling)할 수 없다. 또한 전류 센서 및 아날로그 신호처리 회로의 이득은 오차가 있다. 이러한 이유로 3상 측정 전류의 불평형 상태가 야기될 수 있으며 이 불평형은 전동기 전류제어에 영향을 미친다. 이 논문에서는 2개의 S/H 회로를 이용한 3상 전류 측정의 동기화 및 이득 오차의 보정 방법을 제안하고 컴퓨터 모의 실험을 통하여 제안된 방법을 검증하였다.

AI 본문요약

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• 연구 주제

문제 정의

• 하지만 3상 전류를 샘플링할 때 ADC에 내장된 S/H 회로의 샘플링 시점의 비동기, 전류 센서와 아날로그 신호처리 회로의 이득 오차는 실제 전류와 측정 전류의 오차를 가져온다. 따라서 본 논문에서는 제안된 S/H 회로의 샘플링 시점 동기화 방법과 이득 오차의 보정 방법이 실제 전류 측정에 미치는 영향을 컴퓨터 모의실험을 통해 확인하였다.
• 본 논문에서는 두 상(iao, ibo)의 샘플링 시점을 전후로 남은 한 상을 샘플링하고 두 샘플링 값의 평균값 (ico_ave)을 구하여  iao, ibo,ico_ave의 합이 0에 근사하도록 하는 방법을 이용하는 3상 전류 동기화와, 이득 오차로 인해 발생하는 전류 불평형 상태를 해결하기 위해 ADC의 스케일을 조정하여 보정하는 방법에 대하여 설명한다.

가설 설정

• 3상 전류 샘플링 시점의 동기화 방법은 다음과 같다. 본 논문에서는 샘플링이 PWM Carrier의 꼭짓점에서만 이루어진다고 가정한다. 따라서 그림 2의 역기전력 성분은 식 (4)와 같이 나타낼 수 있으며, 역기전력  E_x(x는 a,b,c)는 짧은 시간동안 DC 성분과 같다.

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