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제안 방법
- 제안하는 ALF 하드웨어는 Factorization_top 모듈과 Forward_top 모듈간의 파이프라인 처리가 가능하고, Forward_top 모듈과 Back_top 모듈은 Factorization_top 모듈의 결과 값인 Fact_out 신호를 필요로 하기 때문에 결과 값을 저장하는 구조로 설계하였다. 또한, Factorization_top 모듈, Forward_top 모듈, Back_top 모듈의 내부에 각각 디바이더를 사용하여 병렬적으로 나눗셈 연산을 수행할 수 있도록 설계하였다. 그림 4는 제안하는 Factorization_top 모듈의 하드웨어 구조를 나타낸다.
- 본 논문에서는 HEVC 부호화기 ALF의 연산량과 수행 시간을 최소화하기 위해 루트 연산을 멀티플렉서, 뺄셈기, 비교기 등을 이용하여 설계하였고, 나눗셈 연산을 수행하는 모듈들은 파이프라인 구조로 설계하였다. 또한, 나눗셈 연산을 수행하여 얻은 결과 값을 필요로 하는 모듈에서 사용할 수 있도록 디바이더 배열에 저장하는 구조로 설계하였다. 제안하는 ALF 하드웨어 구조를 Xilinx ISE 14.
- 본 논문에서 제안하는 ALF 하드웨어 구조 Verilog HDL로 설계하였다. 하드웨어 합성은 IDEC에서 지원하는 Xilinx ISE 14.
- 본 논문에서는 ALF의 필터 계수를 추출하기 위해 반복적으로 수행하는 10×10 행렬의 촐레스키 분해 과정을 루트 연산, 나눗셈 연산, 소수점 연산 그리고 촐레스키 분해의 행과 열이 갖는 특징적인 연산 구조 등을 효율적으로 연산하기 위한 측면에서 고려하여 설계하였다.
- 본 논문에서는 HEVC 부호화기 ALF의 연산량과 수행 시간을 최소화하기 위해 루트 연산을 멀티플렉서, 뺄셈기, 비교기 등을 이용하여 설계하였고, 나눗셈 연산을 수행하는 모듈들은 파이프라인 구조로 설계하였다. 또한, 나눗셈 연산을 수행하여 얻은 결과 값을 필요로 하는 모듈에서 사용할 수 있도록 디바이더 배열에 저장하는 구조로 설계하였다.
- 제안하는 ALF 하드웨어 구조는 전체 ALF 프로세스 중에서도 필터 계수를 추출하는 부분에 대해서 집중적으로 다루었다. 향후 연구 방향은 나머지 프로세스에 해당하는 바운드리 패딩 과정과 최적의 필터 계수를 추출하기 위한 영역 기반 과정, 필터링 과정을 하드웨어 구조로 설계하여 전체적인 ALF Top 모듈을 설계하는 것이 되겠다.
- 제안하는 ALF 하드웨어는 Factorization_top 모듈과 Forward_top 모듈간의 파이프라인 처리가 가능하고, Forward_top 모듈과 Back_top 모듈은 Factorization_top 모듈의 결과 값인 Fact_out 신호를 필요로 하기 때문에 결과 값을 저장하는 구조로 설계하였다. 또한, Factorization_top 모듈, Forward_top 모듈, Back_top 모듈의 내부에 각각 디바이더를 사용하여 병렬적으로 나눗셈 연산을 수행할 수 있도록 설계하였다.
- 본 논문에서 제안하는 ALF 하드웨어 구조는 그림 3과 같다. 제안하는 ALF는 그림 2의 촐레스키 분해법을 이용한 전체적인 연산 과정과 같이 Factorization_top 모듈, Forward_top 모듈, Back_top 모듈 그리고 최종적인 값의 정수표현 및 반올림을 위한 Shift_Round_top 모듈로 구성된다.
대상 데이터
- 본 논문에서 제안하는 ALF 하드웨어 구조 Verilog HDL로 설계하였다. 하드웨어 합성은 IDEC에서 지원하는 Xilinx ISE 14.3 Vertex-6 XC6VCX240T FPGA 디바이스를 사용하여 구현하였다. Divider는 Xilinx core generator에서 지원하는 IP를 사용하여 설계하였으며[7], 표 1은 제안하는 ALF 하드웨어 구조의 합성 결과를 나타낸다.
이론/모형
- 식 (2)의 위너-홉 식에서 필터 계수 Cn를 계산하기 위해 가우시안 제거 알고리즘에서 대각선을 기준으로 좌우 대칭적인 행렬을 가질 때 사용할 수 있는 촐레스키 분해법을 이용한다. 촐레스키 분해법을 이용한 전체적인 연산 과정은 그림 2와 같다.
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