[논문]영상 전송을 위한 Reed-Solomon Encoder의 FPGA 구현

김동년; 채우청; 변건식

영상 전송을 위한 Reed-Solomon Encoder의 FPGA 구현
FPGA Implementation of Reed-Solomon Encoder for image transmission 원문보기

김동년 (동아대학교) , 채우청 (동아대학교) , 변건식 (동아대학교)

본 논문에서는 디지털 이미지의 무선 전송시 발생하는 에러를 제거 할 수 있는 오류 제어 부호화 기술 중 하나인 RS(Reed-Solomon) coding 중 Encoder의 FPGA 구현에 대한 논문이다. 여러 오류 제어 부호화 기술중 RS coding의 경우 비트가 아닌 심볼로 부호화를 하기 때문에 연집에러에 강한 것으로 알려져 있다. 본 논문에서는 RS coding중 최대 16바이트(Byte)의 에러를 정정할 수 있는 RS(255,223) 부호기를 FPGA 구현을 위해 Matlab을 이용하여 시뮬레이션을 하였다. 이때 사용한 영상은 JPG 파일을 이용하였다. 그리고 FPGA 구현을 위해 Xilinx사의 System Generator를 사용 하였다.

This paper is the FPGA Implementation of Reed-Solomon Encoder that is one of Error control Codes. Reed-Solomon codes are block-based error control codes with a wide range of applications in digital communications. RS codes are strong on burst errors because it process signals as symbol. We simulate this system using Matlab from Mathworks and design it using System Generator from Xilinx. We refer Matlab source in Implementation of Reed-Solomon Error Control Coding for Compressed Images by Simon Anthony Raspa.

* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.

문제 정의

그 이유는 조직 부호화를 하기위해 n-k만큼 천이를 시켜야 하기 때문이다. 그리고 향후 패리티와 입력 Data가 합해질 공간도 확보하기 위해서다. 설계한 RS Encoder의 System Generator 모델은 아래의 그림과 같다.
본 논문에서는 Mathworks사의 Matlab 프로그램을 이용하여 구현하고자 하는 RS Encoder를 시뮬레이션 해 보았다. 시뮬레이션에 사용한 영상은 7KB, 118KB 크기의 그림으로서 각각 55896개, 963216개의 데이터를 가지고 있다.
본 논문에서는 위의 Matlab Source를 기반으로 하여 Xilinx사의 System Generator로 RS Encoder를 설계 하였다. 이때 사용한 입력은 Matlab 시뮬레이션 할 때 사용한 7KB 영상을 사용하였다.

제안 방법

) 상에서 최대 16 바이트의 에러를 정정할 수 있는 RS(255,223) 부호기로 223바이트의 메시지와 32바이트의 패리티를 가지는 부호어 이다. RS 부호기를 설계하기위해 Matlab 프로그램을 이용하여 시뮬레이션을 하였고, 시뮬레이션을 한 Matlab 프로그램을 기반으로 System Generator를 이용하여 RS 부호기를 구현 하였다.
다음의 과 은 Hardware Co-simulation 결과와 System Generator의 결과를 matlab의 workspace와 Scope의 출력을 비교한 것으로 Scope의 출력은 심볼을 Bit로 변환 하여 확인 하였다.
본 논문은 영상 전송을 위한 RS Encode의 FPGA구현에 대한 논문으로 RS(255,223) Encoder를 Matlab을 이용하여 시뮬레이션을 하였고, System Generator를 이용하여 System을 설계 후 ISE를 이용하여 FPGA를 구현하였다.
앞절에서 설계한 System Generator모델의 검증 및 Target Device에서 동일하게 동작 하는지를 확인하기위해 Hardware Co-Simulation을 수행하였다. 이때 사용한 Target Device는 Spartan 3 xc3s1000-4fg676이며 Xilinx System clock 주기는 20ns로 하였다.

대상 데이터

그러나 입력을 그대로 사용한 것이 아니라 연속적으로 입력되는 Data를 각각 223개의 심볼씩 하나의 블록 단위로 만들고, 223개의 심볼 앞에 32개의 ‘0’을 추가하여 하나의 블록이 255개의 심볼을 가지도록 입력 Data를 생성하여 사용하였다.
본 논문에서 구현한 RS 부호기는 GF(2⁸) 상에서 최대 16 바이트의 에러를 정정할 수 있는 RS(255,223) 부호기로 223바이트의 메시지와 32바이트의 패리티를 가지는 부호어 이다. RS 부호기를 설계하기위해 Matlab 프로그램을 이용하여 시뮬레이션을 하였고, 시뮬레이션을 한 Matlab 프로그램을 기반으로 System Generator를 이용하여 RS 부호기를 구현 하였다.
본 논문에서는 Mathworks사의 Matlab 프로그램을 이용하여 구현하고자 하는 RS Encoder를 시뮬레이션 해 보았다. 시뮬레이션에 사용한 영상은 7KB, 118KB 크기의 그림으로서 각각 55896개, 963216개의 데이터를 가지고 있다.
본 논문에서는 위의 Matlab Source를 기반으로 하여 Xilinx사의 System Generator로 RS Encoder를 설계 하였다. 이때 사용한 입력은 Matlab 시뮬레이션 할 때 사용한 7KB 영상을 사용하였다. 그러나 입력을 그대로 사용한 것이 아니라 연속적으로 입력되는 Data를 각각 223개의 심볼씩 하나의 블록 단위로 만들고, 223개의 심볼 앞에 32개의 ‘0’을 추가하여 하나의 블록이 255개의 심볼을 가지도록 입력 Data를 생성하여 사용하였다.

데이터처리

의 값들은 구현하고자 하는 RS Encoder에서 패리티를 형성하는 블록에 사용된다. 하지만 실제 위의 식과 같이 32차의 식을 전개하는 것은 많은 시간을 요구함으로 Matlab 프로그램을 이용하여 그 값을 구하였다.

성능/효과

아래의 그림은 7KB의 영상을 테스트 했을 때의 Matlab의 workspace에서의 출력결과를 비교한 것으로 32개의 패리티가 출력되고 223개의 메시지 심볼이 출력되는 조직형태의 RS 부호화가 정확히 됨을 확인 하였다. 또한, 118KB의 영상 역시 7KB 영상과 마찬가지로 조직형태의 RS 부호화가 됨을 확인하였다.
본 논문에서 구현한 RS 부호기의 목적은 무선 영상을 전송하는 것이기 때문에 데이터를 조직 형태로 부호화하는 것이 유용하다[1]. 즉 데이터를 다음 <그림 1>과 같은 형태로 부호화 한다.
위의 mult_g와 Shift_register블록에 의해 생성된 패리티 심볼은 최종 code_word 블록에서 입력 Data와 합해져 조직형태의 RS 부호가 된다. 설계가 끝난 System Generator 모델의 출력을 Matlab 프로그램의 결과와 비교를 한 결과 동일한 값을 가지는 것을 확인 하였다.
아래의 그림은 7KB의 영상을 테스트 했을 때의 Matlab의 workspace에서의 출력결과를 비교한 것으로 32개의 패리티가 출력되고 223개의 메시지 심볼이 출력되는 조직형태의 RS 부호화가 정확히 됨을 확인 하였다. 또한, 118KB의 영상 역시 7KB 영상과 마찬가지로 조직형태의 RS 부호화가 됨을 확인하였다.

후속연구

그리고 입력을 영상을 이용하였지만 현재까지는 Encoder만 설계가 되어 결과를 확인 할 수 없다. 향후 Decoder부분까지 완성한 후 잡음을 추가하여 RS Coding의 성능을 분석하도록 하겠다.
향후 입력부에 32개의 ‘0’을 추가하는 부분, 즉 입력 Data를 32만큼 천이 시키는 블록을 추가하도록 하겠다.

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