본 논문에서는 수정된 유클리드 알고리즘을 이용하여 RS(255,239) 복호기를 설계하였다. 설계된 복호기는 수정된 유클리드 알고리즘에서 차수를 계산하는 대신, 다항식의 차수를 state machine으로 표현한다. 수정된 유클리드 알고리즘을 이용하여 복잡도를 감소시킬 수 있고, 고속의 리드-솔로몬 복호기를 구현할 수 있다. Xilinx FPGA인 XC4VLX60을 타겟으로 ISE9.1i에서 합성한 결과 동작주파수가 77.4MHz이며, gate count가 39,759로 나타났다.
본 논문에서는 수정된 유클리드 알고리즘을 이용하여 RS(255,239) 복호기를 설계하였다. 설계된 복호기는 수정된 유클리드 알고리즘에서 차수를 계산하는 대신, 다항식의 차수를 state machine으로 표현한다. 수정된 유클리드 알고리즘을 이용하여 복잡도를 감소시킬 수 있고, 고속의 리드-솔로몬 복호기를 구현할 수 있다. Xilinx FPGA인 XC4VLX60을 타겟으로 ISE9.1i에서 합성한 결과 동작주파수가 77.4MHz이며, gate count가 39,759로 나타났다.
In this paper, We design RS(255,239) decoder with modified Euclidean algorithm, which show polynomic coefficient state machine instead of calculating coefficients of modified Euclidean algorithm. This design can reduce complexity and implement High-speed Read Solomon decoder. Additionally, we have s...
In this paper, We design RS(255,239) decoder with modified Euclidean algorithm, which show polynomic coefficient state machine instead of calculating coefficients of modified Euclidean algorithm. This design can reduce complexity and implement High-speed Read Solomon decoder. Additionally, we have synthesized with Xilinx XC4VLX60. From synthesis, it can operate at clock frequency of 77.4MHz, and gate count is 20,710.
In this paper, We design RS(255,239) decoder with modified Euclidean algorithm, which show polynomic coefficient state machine instead of calculating coefficients of modified Euclidean algorithm. This design can reduce complexity and implement High-speed Read Solomon decoder. Additionally, we have synthesized with Xilinx XC4VLX60. From synthesis, it can operate at clock frequency of 77.4MHz, and gate count is 20,710.
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제안 방법
[4]에서 제안된 ME알고리즘 구조의 유효성을 검증하기 위해 RS(255,239) 부호의 복호기를 제안된 구조를 사용하여 C프로그램을 작성하여 시뮬레이션을 수행하였다. 그림 5는 AWGN채널에서 BPSK변조를 사용했을 때, RS(255,239)부호의 BER 성능 곡선이다.
본 논문에서는 수정된 유클리드 알고리즘을 이용하여 RS(255,239)부호의 복호기를 설계하였다. 설계된 복호기는 [3]에서 제안된 ME 알고리즘의 processing element를 수정하여 Q(x)에서 항상 오류값 다항식이 출력되고, U(x)가 항상 오류 위치 다항식을 출력하도록 하여 최종 출력단에서 차수 비교를 하지 않는 구조이다.
대상 데이터
본 논문에서 설계한 RS(255,239) 복호기는 239byte FIFO를 가지며, KES 블록이 [3]에 비해 gate gount가 약 20% 줄어드는 효과를 가지는 것을 알 수 있다. Xilinx FPGA인 xc4vlx60-10ff668을 타겟으로 하여 ISE9.1i에서 합성한 경우 동작 주파수가 약 77.4MHz이며, 그림 7에서 볼수 있듯이 total equivalent gate count는 37,759이다.
데이터처리
그림 6은 구현된 복호기의 fuctional simulation 결과이고, ModelSim을 이용하여 시뮬레이션을 수행하였다. 이 결과로부터 알 수 있듯이, 구현된 복호기는 수신 심볼 255byte가 신드롬 계산 블록에 입력되고 나서, 41clock 뒤에 오류 정정된 정보 심볼이 출력되는 것을 볼 수 있다.
이론/모형
이 논문에서는 [4]에서 제안된 파이프라인 ME 알고리즘을 이용하여 RS(255,239) 복호기를 설계하고 성능을 분석한다.
성능/효과
본 논문에서 설계된 RS(255,239) 복호기는 239byte의 FIFO를 가지며, KES 블록이 [3]에 비해 gate count가 약 20% 줄어드는 효과를 가진다.
본 논문에서 설계한 RS(255,239) 복호기는 239byte FIFO를 가지며, KES 블록이 [3]에 비해 gate gount가 약 20% 줄어드는 효과를 가지는 것을 알 수 있다. Xilinx FPGA인 xc4vlx60-10ff668을 타겟으로 하여 ISE9.
그림 6은 구현된 복호기의 fuctional simulation 결과이고, ModelSim을 이용하여 시뮬레이션을 수행하였다. 이 결과로부터 알 수 있듯이, 구현된 복호기는 수신 심볼 255byte가 신드롬 계산 블록에 입력되고 나서, 41clock 뒤에 오류 정정된 정보 심볼이 출력되는 것을 볼 수 있다.
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