초록 ▼

본 발명은 길쌈 부호기와 트렐리스 부호화 번조 시스템을 공개한다. 그 부호기는 윗단의 현재 입력비트와 윗단의 두 번 지연된 입력 비트, 즉 두 시스템 클럭이전의 입력 비트, 그리고 아랫단의 나머지 현재 입력비트 및 아랫단의 한번 지연된 입력 비트 즉, 한 시스템 클럭 이전의 입력 비트를 모듈로-2합하여 3비트의 출력비트중 제1비트를 출력하기 위한 제1가산수단, 윗단의 한번 지연된 입력비트와 두번 지연된 입력비트 그리고 아랫단의 현재 입력비트의 모듈로-2합하여 두번째 출력비트를 출력하기 위한 제2가산수단, 윗단의 현재 입력비트와 아랫

본 발명은 길쌈 부호기와 트렐리스 부호화 번조 시스템을 공개한다. 그 부호기는 윗단의 현재 입력비트와 윗단의 두 번 지연된 입력 비트, 즉 두 시스템 클럭이전의 입력 비트, 그리고 아랫단의 나머지 현재 입력비트 및 아랫단의 한번 지연된 입력 비트 즉, 한 시스템 클럭 이전의 입력 비트를 모듈로-2합하여 3비트의 출력비트중 제1비트를 출력하기 위한 제1가산수단, 윗단의 한번 지연된 입력비트와 두번 지연된 입력비트 그리고 아랫단의 현재 입력비트의 모듈로-2합하여 두번째 출력비트를 출력하기 위한 제2가산수단, 윗단의 현재 입력비트와 아랫단의 한번 지연된 입력비트의 모듈로-2합하여 세번째 출력비트를 출력하기 위한 제3가산수단으로 구성되어 있다. 그 시스템은 데이타를 입력하여 부호화하는 부호화 수단, 나머지 부호화되지 않은 비트와 상기 부호화 수단을 통하여 부호화된 비트를 입력하여 소정의 비트로 변환하는 맵핑 수단, 상기 맵핑 수단으로부터 출력되는 비트신호를 변조하는 변조 수단, 상기 부호화 수단과 상기 맵핑 수단을 제어하기 위한 제어신호를 발생하는 제어수단으로 구성된다. 따라서, 회로가 간략화되어 집적화가 용이하고 속도가 개선된다.

대표청구항 ▼

윗단의 현재 입력비트와 윗단의 두번 지연된 입력 비트, 즉 두 시스템 클럭이전의 입력 비트, 그리고 아랫단의 나머지 현재 입력비트 및 아랫단의 한번 지연된 입력 비트 즉, 한 시스템 클럭 이전의 입력 비트를 모듈로-2합하여 3비트의 출력비트중 제1비트를 출력하기 위한 제1가산수단; 윗단의 한번 지연된 입력비트와 두번 지연된 입력비트 그리고 아랫단의 현재 입력비트의 모듈로-2합하여 두번째 출력비트를 출력하기 위한 제2가산수단; 윗단의 현재 입력비트와 아랫단의 한번 지연된 입력비트의 모듈로-2합하여 세번째 출력비트를 출력하기 위한 제3

윗단의 현재 입력비트와 윗단의 두번 지연된 입력 비트, 즉 두 시스템 클럭이전의 입력 비트, 그리고 아랫단의 나머지 현재 입력비트 및 아랫단의 한번 지연된 입력 비트 즉, 한 시스템 클럭 이전의 입력 비트를 모듈로-2합하여 3비트의 출력비트중 제1비트를 출력하기 위한 제1가산수단; 윗단의 한번 지연된 입력비트와 두번 지연된 입력비트 그리고 아랫단의 현재 입력비트의 모듈로-2합하여 두번째 출력비트를 출력하기 위한 제2가산수단; 윗단의 현재 입력비트와 아랫단의 한번 지연된 입력비트의 모듈로-2합하여 세번째 출력비트를 출력하기 위한 제3가산수단을 구비한 것을 특징으로 하는 길쌈부호기.