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NTIS 바로가기국가/구분 | 한국(KR)/등록특허 |
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국제특허분류(IPC8판) |
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출원번호 | 10-1996-0053432 (1996-11-12) |
공개번호 | 10-1998-0035160 (1998-08-05) |
등록번호 | 10-0198641-0000 (1999-03-02) |
DOI | http://doi.org/10.8080/1019960053432 |
발명자 / 주소 |
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출원인 / 주소 |
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대리인 / 주소 |
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심사청구여부 | 있음 (1996-11-12) |
심사진행상태 | 등록결정(일반) |
법적상태 | 소멸 |
본 발명은 CMOS 소자의 구조 및 제조방법에 관한 것으로, 특히 평탄하면서 칩 크기를 축소하는 CMOS 소자의 구조 및 제조방법에 관한 것이다.이를 위한 본 발명 CMOS 소자의 구조 및 제조방법은 제 1, 제 2 트랜치 및 제 1, 제 2 트랜치 양측에 제 3, 제 4, 제 5, 제 6 트랜치를 갖는 기판내에 상기 제 1, 제 3, 제 4 트랜치를 포함하여 제 1 도전형 웰이 형성되고, 상기 기판내에 상기 제 2, 제 5, 제 6 트랜치를 포함하여 제 2 도전형 웰이 형성되고, 상기 제 1, 제 2 도전형 웰 경계 부분의 기판
제 1, 제 2 트랜치 및 제 1, 제 2 트랜치 양측에 제 3, 제 4, 제 5, 제 6 트랜치를 갖는 기판;상기 기판내에 상기 제 1, 제 3, 제 4 트랜치를 포함하여 형성되는 제 1 도전형 웰;상기 기판내에 상기 제 2, 제 5, 제 6 트랜치를 포함하여 형성되는 제 2 도전형 웰;상기 제 1, 제 2 도전형 웰 경계 부분의 기판 표면에 형성되는 격리층;상기 제 1, 제 2 트랜치 양측의 웰내에 상기 제 3, 제 4, 제 5, 제 6 트랜치를 포함하며 웰과 다른 도전형 불순물 이온을 주입하여 형성되는 불순물 영역들;상기 제
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