초록 ▼

6F2 레이아웃의 반도체 집적 회로 장치가 제공된다. 반도체 집적 회로 장치는 기판, 기판 내에 제1 방향으로 연장되어 형성된 단위 액티브 영역, 기판 상에 제1 방향과 예각을 이루는 제2 방향으로 연장되어 단위 액티브 영역을 가로지르도록 형성된 제1 및 제2 게이트 라인과, 제1 및 제2 게이트 라인 사이의 기판 내에 형성된 제1 정션 영역과, 제1 및 제2 게이트 라인 각각에 대해서 제1 정션 영역의 반대편에 형성된 제2 정션 영역들을 포함하는 제1 및 제2 억세스 트랜지스터, 기판 상에 제1 방향과 예각을 이루는 제3 방향으로

6F2 레이아웃의 반도체 집적 회로 장치가 제공된다. 반도체 집적 회로 장치는 기판, 기판 내에 제1 방향으로 연장되어 형성된 단위 액티브 영역, 기판 상에 제1 방향과 예각을 이루는 제2 방향으로 연장되어 단위 액티브 영역을 가로지르도록 형성된 제1 및 제2 게이트 라인과, 제1 및 제2 게이트 라인 사이의 기판 내에 형성된 제1 정션 영역과, 제1 및 제2 게이트 라인 각각에 대해서 제1 정션 영역의 반대편에 형성된 제2 정션 영역들을 포함하는 제1 및 제2 억세스 트랜지스터, 기판 상에 제1 방향과 예각을 이루는 제3 방향으로 연장되어 형성된 비트 라인, 및 제1 정션 영역과 비트 라인을 직접 연결하는 비트 라인 컨택을 포함한다.

대표청구항 ▼

기판;상기 기판 내에 제1 방향으로 연장되어 형성된 단위 액티브 영역;상기 기판 상에 상기 제1 방향과 예각을 이루는 제2 방향으로 연장되어 상기 단위 액티브 영역을 가로지르도록 형성된 제1 및 제2 게이트 라인과, 상기 제1 및 제2 게이트 라인 사이의 상기 기판 내에 형성된 제1 정션 영역과, 상기 제1 및 제2 게이트 라인 각각에 대해서 상기 제1 정션 영역의 반대편에 형성된 제2 정션 영역들을 포함하는 제1 및 제2 억세스 트랜지스터;상기 기판 상에 상기 제1 방향과 예각을 이루는 제3 방향으로 연장되어 형성된 비트 라인;

기판;상기 기판 내에 제1 방향으로 연장되어 형성된 단위 액티브 영역;상기 기판 상에 상기 제1 방향과 예각을 이루는 제2 방향으로 연장되어 상기 단위 액티브 영역을 가로지르도록 형성된 제1 및 제2 게이트 라인과, 상기 제1 및 제2 게이트 라인 사이의 상기 기판 내에 형성된 제1 정션 영역과, 상기 제1 및 제2 게이트 라인 각각에 대해서 상기 제1 정션 영역의 반대편에 형성된 제2 정션 영역들을 포함하는 제1 및 제2 억세스 트랜지스터;상기 기판 상에 상기 제1 방향과 예각을 이루는 제3 방향으로 연장되어 형성된 비트 라인; 및상기 제1 정션 영역과 상기 비트 라인을 직접 연결하는 비트 라인 컨택을 포함하는 반도체 집적 회로 장치.제 1항에 있어서, 상기 제1 정션 영역 상에 형성된 제1 에피택셜층을 더 포함하고, 상기 비트 라인 컨택은 상기 제1 에피택셜층과 상기 비트 라인을 직접 연결하는 반도체 집적 회로 장치. 제 1항에 있어서, 상기 기판 상에 형성된 스토리지 전극들과,상기 제2 정션 영역들과 상기 스토리지 전극들을 각각 연결하는 연결 구조들로, 상기 각 연결 구조는 상기 제2 정션 영역 상에 형성된 컨택 패드와, 상기 컨택 패드 상에 형성되고 상기 스토리지 전극과 연결된 스토리지 노드 컨택을 더 포함하는 연결 구조들을 더 포함하는 반도체 집적 회로 장치.제 3항에 있어서, 상기 제2 정션 영역들 상에 각각 형성된 제2 에피택셜층들을 더 포함하고, 상기 컨택 패드들은 상기 제2 에피택셜층 상에 형성된 반도체 집적 회로 장치. 제 3항에 있어서, 상기 스토리지 노드 컨택은 상부의 폭보다 하부의 폭이 더 넓은 반도체 집적 회로 장치.제 1항에 있어서,상기 제1 및 제2 억세스 트랜지스터 각각은 리세스 채널(recess channel)을 갖는 트랜지스터인 반도체 집적 회로 장치.제 6항에 있어서, 상기 제1 및 제2 억세스 트랜지스터의 리세스 채널 사이에 형성되되, 상기 제1 정션 영역 하부에 형성된 제3 정션 영역을 더 포함하는 반도체 집적 회로 장치.제 1항에 있어서, 상기 비트 라인 중 상기 비트 라인 컨택과 연결되는 부분에는 탭(tab)이 형성되는 반도체 집적 회로 장치.기판;상기 기판 내에 형성된 단위 액티브 영역들;상기 기판 상에 상기 단위 액티브 영역들을 가로지르도록 형성된 게이트 라인들로, 상기 각 게이트 라인의 양측의 단위 액티브 영역을 각각 제1 및 제2 영역으로 정의하는 게이트 라인들; 및상기 제1 영역들 상에는 형성되지 않고 상기 제2 영역들 상에는 형성되는 컨택 패드들을 포함하되, 상기 컨택 패드들은 육각형 벌집 구조(hexagonal honeycomb structure)의 꼭지점에 해당하는 위치에 형성되는 반도체 집적 회로 장치.제 9항에 있어서, 상기 단위 액티브 영역들은 제1 방향으로 연장되어 형성되고,상기 게이트 라인들은 상기 제1 방향과 예각을 이루는 제2 방향으로 연장되어 형성된 반도체 집적 회로 장치.제 9항에 있어서, 상기 컨택 패드들 상에 형성된 스토리지 노드 컨택들을 더 포함하는 반도체 집적 회로 장치.제 11항에 있어서, 상기 스토리지 노드 컨택들은 상부의 폭보다 하부의 폭이 더 넓은 반도체 집적 회로 장치.제 9항에 있어서, 상기 기판 상에 형성된 비트 라인들을 더 포함하고,상기 제1 영역들과 상기 비트 라인들을 직접 연결하는 비트 라인 컨택들을 더 포함하는 반도체 집적 회로 장치.제 13항에 있어서, 상기 비트 라인 컨택들은 상기 육각형 벌집 구조를 구성하는 셀들의 내부에 형성되는 반도체 집적 회로 장치.제 13항에 있어서, 상기 제1 영역들 상에 형성된 제1 에피택셜층들을 더 포함하고, 상기 비트 라인 컨택들은 상기 제1 에피택셜층들과 상기 비트 라인들을 직접 연결하는 반도체 집적 회로 장치.제 13항에 있어서, 상기 단위 액티브 영역들은 제1 방향으로 연장되어 형성되고,상기 비트 라인들은 상기 제1 방향과 예각을 이루는 제3 방향으로 연장되어 형성된 반도체 집적 회로 장치.제 13항에 있어서, 상기 비트 라인 중 상기 비트 라인 컨택과 연결되는 부분에는 탭(tab)이 형성되는 반도체 집적 회로 장치.제 1항에 있어서, 상기 제2 영역들 상에 형성된 제2 에피택셜층들을 더 포함하고, 상기 컨택 패드들은 상기 제2 에피택셜층들 상에 형성된 반도체 집적 회로 장치.제 1항에 있어서, 상기 제1 영역의 기판 내에는 제1 정션 영역이 형성되고, 상기 제2 영역의 기판 내에는 제2 정션 영역이 형성되고, 상기 제1 정션 영역 하부에는 제3 정션 영역이 더 형성되는 반도체 집적 회로 장치.기판;상기 기판 내에 형성된 단위 액티브 영역들;상기 기판 상에 상기 단위 액티브 영역들을 가로지르도록 형성된 게이트 라인들로, 상기 각 게이트 라인의 양측의 단위 액티브 영역을 각각 제1 및 제2 영역으로 정의하는 게이트 라인들; 상기 제1 영역들 상에 형성된 제1 에피택셜층들;상기 기판 상에 형성된 비트 라인들; 및상기 제1 에피택셜층들과 상기 비트 라인들을 직접 연결하는 비트 라인 컨택들을 포함하는 반도체 집적 회로 장치.제 20항에 있어서, 상기 제2 영역들 상에 형성된 제2 에피택셜층들과,상기 제2 에피택셜층들 상에 형성된 컨택 패드들과,상기 컨택 패드들 상에 형성된 스토리지 노드 컨택들을 더 포함하는 반도체 집적 회로 장치.제 20항에 있어서, 상기 단위 액티브 영역들은 제1 방향으로 연장되어 형성되고,상기 게이트 라인들은 상기 제1 방향과 예각을 이루는 제2 방향으로 연장되어 형성되고,상기 비트 라인들은 상기 제1 방향과 예각을 이루는 제3 방향으로 연장되어 형성된 반도체 집적 회로 장치.셀 어레이 영역과 주변 회로 영역으로 구분되는 기판;상기 셀 어레이 영역 내에 제1 방향으로 연장되어 형성된 단위 액티브 영역들; 상기 셀 어레이 영역 상에 상기 제1 방향과 예각을 이루는 제2 방향으로 연장되어 상기 단위 액티브 영역을 가로지르도록 형성된 게이트 라인들;상기 셀 어레이 영역 상에 형성된 제1 도전 라인;상기 게이트 라인들 사이에 위치하는 단위 액티브 영역과 상기 제1 도전 라인을 직접 연결하고, 상기 제1 도전 라인을 이루는 물질과 다른 물질로 이루어진 제1 컨택;상기 주변 회로 영역 상에 형성된 제2 도전 라인; 및상기 주변 회로 영역 내의 소정 영역과 상기 제2 도전 라인을 직접 연결하고, 상기 제2 도전 라인을 이루는 물질과 동일한 물질로 이루어진 제2 컨택을 포함하는 반도체 집적 회로 장치.제 23항에 있어서, 상기 제1 도전 라인을 이루는 물질은 금속이고, 상기 제1 컨택을 이루는 물질은 도우프된 폴리실리콘인 반도체 집적 회로 장치.제 23항에 있어서, 상기 제2 도전 라인 및 상기 제2 컨택을 이루는 물질은 금속인 반도체 집적 회로 장치.제 23항에 있어서, 상기 제1 도전 라인과 상기 제2 도전 라인은 동일한 라인 레벨에 형성되는 반도체 집적 회로 장치.제 23항에 있어서, 상기 게이트 라인들 사이의 단위 액티브 영역과 상기 제1 컨택 사이에 형성된 에피택셜층을 더 포함하는 반도체 집적 회로 장치.기판 내에 제1 방향으로 연장된 단위 액티브 영역들을 형성하고,상기 기판 상에 상기 제1 방향과 예각을 이루는 제2 방향으로 연장된 게이트 라인들을 형성하여, 상기 각 게이트 라인들 양측의 단위 액티브 영역을 각각 제1 및 제2 영역으로 정의하고,상기 제2 영역들 상에 컨택 패드들을 형성하고,상기 제1 영역들 상에 비트 라인 컨택들을 형성하고,상기 비트 라인 컨택들 상에 상기 제1 방향과 예각을 이루는 제3 방향으로 연장된 비트 라인들을 형성하고,상기 컨택 패드들 상에 스토리지 노드 컨택들을 형성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.제 28항에 있어서, 상기 제1 및 제2 영역들 상에 각각 제1 및 제2 에피택셜층들을 형성하는 것을 더 포함하고,상기 컨택 패드들을 형성하는 것은, 상기 컨택 패드들을 상기 제2 에피택셜층들 상에 형성하는 것을 포함하고, 상기 비트 라인 컨택들을 형성하는 것은, 상기 비트 라인 컨택들을 상기 제1 에피택셜층들 상에 형성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법. 제 28항에 있어서, 상기 컨택 패드들을 형성하는 것은,상기 게이트 라인들 상에 제2 영역들을 오픈하는 제1 층간 절연막 패턴을 형성하고,상기 제1 층간 절연막 패턴 내에 상기 컨택 패드들을 형성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.제 30항에 있어서, 상기 비트 라인 컨택들을 형성하는 것은, 상기 제1 층간 절연막 패턴 및 컨택 패드들 상에 제2 층간 절연막을 형성하고,상기 제2 층간 절연막 및 제1 층간 절연막 패턴을 패터닝하여, 상기 제1 에피택셜층들을 오픈하는 제1 컨택홀들을 형성하고,상기 제1 컨택홀들 내에 비트 라인 컨택들을 형성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.제 31항에 있어서, 상기 제1 컨택홀들이 형성된 제1 및 제2 층간 절연막 패턴을 마스크로 하여 상기 기판 내에 정션 영역을 형성하는 것을 더 포함하는 반도체 집적 회로 장치의 제조 방법.제 31항에 있어서, 상기 스토리지 노드 컨택들을 형성하는 것은,상기 제2 층간 절연막 패턴 및 비트 라인들 상에 제3 층간 절연막을 형성하고,상기 제3 층간 절연막 및 제2 층간 절연막 패턴을 패터닝하여, 상기 컨택 패드들을 오픈하는 제2 컨택홀들을 형성하고,상기 제2 컨택홀들 내에 상기 스토리지 노드 컨택들을 형성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.제 33항에 있어서, 상기 제2 컨택홀들을 등방성 식각 공정을 통해서 확장하는 것을 더 포함하는 반도체 집적 회로 장치의 제조 방법.제 28항에 있어서, 상기 컨택 패드들은 육각형 벌집 구조(hexagonal honeycomb structure)의 꼭지점에 해당하는 위치에 형성되는 반도체 집적 회로 장치의 제조 방법.제 35항에 있어서, 상기 비트 라인 컨택들은 상기 육각형 벌집 구조를 구성하는 셀들의 내부에 형성되는 반도체 집적 회로 장치의 제조 방법.