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DySc03 막을 포함하는 반도체 박막의 적층 구조 및 그 형성방법 원문보기

IPC분류정보
국가/구분 한국(KR)/등록특허
국제특허분류(IPC9판)
  • H01L-021/20
출원번호 10-2007-0079172 (2007-08-07)
공개번호 10-2009-0014870 (2009-02-11)
등록번호 10-0994995-0000 (2010-11-11)
DOI http://doi.org/10.8080/1020070079172
발명자 / 주소
  • 최훈상 / 서울 서초구 서초동 **** 현대아파트 **-***
  • 이승환 / 경기 수원시 권선구 권선동 벽산한성아파트 ***-***
  • 구봉진 / 경기 수원시 영통구 영통동 황골마을*단지 풍림아파트 ***-****
  • 김선정 / 경기 수원시 영통구 망포동 영통뜨란채아파트 ****-****
  • 정천형 / 경기 용인시 기흥구 보정동 현대아이파크*차아파트 ***-***
  • 임상욱 / 경기 용인시 기흥구 보정동 죽현마을 I-PARK ***-****
  • 김영선 / 경기 수원시 영통구 영통동 살구골 *단지 성지아파트 ***-****
출원인 / 주소
  • 삼성전자주식회사 / 경기도 수원시 영통구 매탄동 ***
대리인 / 주소
  • 리앤목특허법인
심사청구여부 있음 (2007-09-06)
심사진행상태 등록결정(심사전치후)
법적상태 등록

초록

DyScO3 막을 포함하는 반도체 박막의 적층 구조 및 그 형성방법을 개시한다. 본 발명의 반도체 박막의 적층 구조는 기판 및 상기 기판 위의 DyScO3 막을 포함한다. 상기 DyScO3 막 위의 제1 버퍼층 및 상기 제1 버퍼층 위의 실리콘을 포함하는 제1 물질층을 더 포함할 수 있다. 또는 상기 기판의 상부에 실리콘을 포함하는 제2 물질층을 포함하고, 상기 실리콘을 포함하는 물질층과 상기 DyScO3 막 사이의 제2 버퍼층을 더 포함할 수 있다.

대표청구항

삭제

발명자의 다른 특허 :

이 특허에 인용된 특허 (3)

  1. [한국] 다중-금속성 전구체의 원자층 증착 | 센자키,요시히데, 이상인
  2. [한국] 반도체 소자의 캐패시터 형성방법 | 이기정
  3. [미국] Multi-metal-oxide high-k gate dielectrics | Chang,Vincent, S., Yen,Fong Yu, Lim,Peng Soon, Ying,Jin, Tao,Hun Jan
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