초록 ▼

별도의 신호 입력 없이 CML 타입의 D 플립-플롭을 직렬로 연결하는 것만으로 홀수 분주기를 구성할 수 있는 D 플립-플롭 및 이를 이용한 주파수 홀수 분주기가 개시된다.본 발명에 따르면, 직렬로 연결된 홀수 개의 D 플립-플롭(flip-flop)으로 구성되는 주파수 홀수 분주기에 있어서, 상기 직렬로 연결된 D 플립-플롭 중 홀수 번째의 D 플립-플롭에는 클록 신호로서 비반전 클록 신호(CLK)가 제공되고, 짝수 번째의 D 플립-플롭에는 클록 신호로서 반전 클록 신호(CLK')가 제공되며, 각각의 상기 D 플립-플롭은 입력 신호(

별도의 신호 입력 없이 CML 타입의 D 플립-플롭을 직렬로 연결하는 것만으로 홀수 분주기를 구성할 수 있는 D 플립-플롭 및 이를 이용한 주파수 홀수 분주기가 개시된다.본 발명에 따르면, 직렬로 연결된 홀수 개의 D 플립-플롭(flip-flop)으로 구성되는 주파수 홀수 분주기에 있어서, 상기 직렬로 연결된 D 플립-플롭 중 홀수 번째의 D 플립-플롭에는 클록 신호로서 비반전 클록 신호(CLK)가 제공되고, 짝수 번째의 D 플립-플롭에는 클록 신호로서 반전 클록 신호(CLK')가 제공되며, 각각의 상기 D 플립-플롭은 입력 신호(D)가 하이(High)일 경우에는 클록 신호의 하강 엣지에서 동작하고, 입력 신호(D)가 로우(Low)일 경우에는 클록 신호의 상승 엣지에서 동작하는, 주파수 홀수 분주기가 제공된다.

대표청구항 ▼

직렬로 연결된 홀수 개의 D 플립-플롭(flip-flop)으로 구성되는 주파수 홀수 분주기에 있어서, 상기 직렬로 연결된 D 플립-플롭 중 홀수 번째의 D 플립-플롭에는 클록 신호로서 비반전 클록 신호(CLK)가 제공되고, 짝수 번째의 D 플립-플롭에는 클록 신호로서 반전 클록 신호(CLK')가 제공되며, 각각의 상기 D 플립-플롭은 입력 신호(D)가 하이(High)일 경우에는 클록 신호의 하강 엣지에서 동작하고, 입력 신호(D)가 로우(Low)일 경우에는 클록 신호의 상승 엣지에서 동작하고, 각각의 상기 D 플립-플롭은, 상기 입

직렬로 연결된 홀수 개의 D 플립-플롭(flip-flop)으로 구성되는 주파수 홀수 분주기에 있어서, 상기 직렬로 연결된 D 플립-플롭 중 홀수 번째의 D 플립-플롭에는 클록 신호로서 비반전 클록 신호(CLK)가 제공되고, 짝수 번째의 D 플립-플롭에는 클록 신호로서 반전 클록 신호(CLK')가 제공되며, 각각의 상기 D 플립-플롭은 입력 신호(D)가 하이(High)일 경우에는 클록 신호의 하강 엣지에서 동작하고, 입력 신호(D)가 로우(Low)일 경우에는 클록 신호의 상승 엣지에서 동작하고, 각각의 상기 D 플립-플롭은, 상기 입력 신호(D)를 게이트 입력으로 하며 제1 노드(N1)와 제2 노드(N2) 사이에 접속된 제1 NMOS 트랜지스터(NM1);반전 입력 신호(D')를 게이트 입력으로 하며 제3 노드(N3)와 제4 노드(N4) 사이에 접속된 제2 NMOS 트랜지스터(NM2);상기 반전 입력 신호(D')를 게이트 입력으로 하며 제5 노드(N5)와 상기 제2 노드(N2) 사이에 접속된 제3 NMOS 트랜지스터(NM3);상기 입력 신호(D)를 게이트 입력으로 하며 제5 노드(N5)와 상기 제4 노드(N4) 사이에 접속된 제4 NMOS 트랜지스터(NM4);상기 제1 노드(N1)와 동일 전위를 갖는 출력 신호(Q)를 게이트 입력으로 하며 상기 제3 노드(N3)와 상기 제5 노드(N5) 사이에 접속된 제5 NMOS 트랜지스터(NM5); 및상기 제3 노드(N3)와 동일 전위를 갖는 반전 출력 신호(Q')를 게이트 입력으로 하며 상기 제1 노드(N1)와 상기 제5 노드(N5) 사이에 접속된 제6 NMOS 트랜지스터(NM6)를 포함하는, 주파수 홀수 분주기.