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NTIS 바로가기국가/구분 | 한국(KR)/등록특허 | |
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국제특허분류(IPC8판) |
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출원번호 | 10-2008-0138548 (2008-12-31) | |
공개번호 | 10-2010-0079947 (2010-07-08) | |
등록번호 | 10-1511159-0000 (2015-04-06) | |
DOI | http://doi.org/10.8080/1020080138548 | |
발명자 / 주소 |
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출원인 / 주소 |
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대리인 / 주소 |
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심사청구여부 | 있음 (2013-10-25) | |
심사진행상태 | 등록결정(일반) | |
법적상태 | 등록 |
탄소함유막을 이용하여 반도체 소자의 미세 패턴을 형성하는 방법에 관하여 개시한다. 본 발명에 따른 반도체 소자의 패턴 형성 방법에서는 제1 영역 및 제2 영역을 포함하는 기판상에 피식각막을 형성하고, 제1 영역 위에서 피식각막 위에 복수의 제1 탄소함유막 패턴을 형성한다. 복수의 제1 탄소함유막 패턴의 상면 및 양 측벽을 덮는 버퍼층을 형성한다. 버퍼층 위에 제2 탄소함유막을 형성한다. 제2 영역에서 제2 탄소함유막을 제거한다. 제1 영역 및 제2 영역에서 버퍼층 중 일부를 제거하여 복수의 제1 탄소함유막 패턴을 노출시킨다. 복수의
제1 영역 및 제2 영역을 포함하는 기판상에 피식각막을 형성하는 단계와, 상기 제1 영역 위에서 상기 피식각막 위에 복수의 제1 탄소함유막 패턴을 형성하는 단계와, 상기 복수의 제1 탄소함유막 패턴 중 상호 인접한 2 개의 제1 탄소함유막 패턴 사이에 각각 위치되는 복수의 리세스(recess)가 형성된 상면을 가지고 상기 복수의 제1 탄소함유막 패턴의 상면 및 양 측벽을 덮는 버퍼층을 형성하는 단계와, 상기 복수의 리세스를 채우도록 상기 제1 영역 및 제2 영역에서 상기 버퍼층 위에 제2 탄소함유막을 형성하는 단계와, 상기 제2 영
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