초록

높은 효율을 가지며 바람직한 폭 및 듀티 사이클에서 급격한 천이를 갖는 피크 제한된 전압 펄스를 전달할 수 있는 증폭기 단이 개시된다. 일 개시된 실시예는 입력 신호를 수신하고, 이 입력 신호에 응답하여 펄스 RF 출력 신호를 생성하는 동조 클래스 D 증폭기를 포함한 회로에 관한 것이다. 펄스 RF 출력 신호는 입력 신호의 전력보다 더 큰 전력을 갖는다.

대표청구항 ▼

적어도 하나의 입력 신호를 수신하고, 상기 적어도 하나의 입력 신호에 응답하여, 상기 적어도 하나의 입력 신호의 전력보다 큰 전력을 갖는 펄스 RF 출력 신호를 생성하는 동조 클래스 D(tuned class D) 증폭기를 포함하는 회로.제1항에 있어서,상기 동조 클래스 D 증폭기는 푸시-풀 증폭기(push-pull amplifier)를 포함하는 회로.제2항에 있어서,상기 푸시-풀 증폭기는 인버터를 포함하는 회로.제3항에 있어서,상기 인버터는 제1 공급 전압에 연결된 제1 트랜지스터 및 제2 공급 전압에 연결된 제2 트랜지스터를 포함

적어도 하나의 입력 신호를 수신하고, 상기 적어도 하나의 입력 신호에 응답하여, 상기 적어도 하나의 입력 신호의 전력보다 큰 전력을 갖는 펄스 RF 출력 신호를 생성하는 동조 클래스 D(tuned class D) 증폭기를 포함하는 회로.제1항에 있어서,상기 동조 클래스 D 증폭기는 푸시-풀 증폭기(push-pull amplifier)를 포함하는 회로.제2항에 있어서,상기 푸시-풀 증폭기는 인버터를 포함하는 회로.제3항에 있어서,상기 인버터는 제1 공급 전압에 연결된 제1 트랜지스터 및 제2 공급 전압에 연결된 제2 트랜지스터를 포함하는 회로. 제4항에 있어서,상기 제1 트랜지스터 및 제2 트랜지스터는 서로 상보적인 회로.제4항에 있어서,상기 제1 트랜지스터는 PMOS 트랜지스터이고, 상기 제2 트랜지스터는 NMOS 트랜지스터인 회로.제1항에 있어서,상기 동조 클래스 D 증폭기의 출력에 연결되며, 상기 동조 클래스 D 증폭기가 동조되어 클래스 DE 모드에서 동작하도록 선택되는 임피던스를 갖는 부하 네트워크(load network)를 더 포함하는 회로.제7항에 있어서,상기 회로는 적어도 70%의 효율을 가지고, 상기 효율은 입력 전력 대 출력 전력의 비(ratio)인 회로.제7항에 있어서,상기 부하 네트워크는 적어도 하나의 분로 소자(shunt element)를 포함하는 회로.제9항에 있어서,상기 적어도 하나의 분로 소자는 제1 분로 소자를 포함하고, 상기 제1 분로 소자는 인덕터를 포함하는 회로.제10항에 있어서,상기 인덕터는 상기 회로의 동작 중에 접지되는 단자에 연결되는 회로.제11항에 있어서,상기 단자는, 상기 단자가 참된 접지(true ground)에 직접 연결되지 않도록 가상으로 접지되는 회로.제12항에 있어서,상기 단자를 참된 접지에 연결시키는 바이패스 커패시터(bypass capacitor)를 더 포함하는 회로.제13항에 있어서,상기 단자는, 상기 동조 클래스 D 증폭기에 관하여 차동적으로 동작하는 또 다른 증폭기의 대응 단자로의 접속을 통해 가상으로 접지되는 회로.제10항에 있어서,상기 인덕터와 직렬인 커패시터를 더 포함하고,상기 커패시터는 제1 커패시터이고, 상기 적어도 하나의 분로 소자는 상기 제1 분로 소자와 병렬인 제2 분로 소자를 더 포함하고, 상기 제2 분로 소자는 제2 커패시터를 포함하는 회로.제1항에 있어서,상기 동조 클래스 D 증폭기는 적어도 하나의 트랜지스터를 포함하고, 상기 부하 네트워크는 적어도 하나의 트랜지스터가 제로 전압 및/또는 제로 전류 스위칭 조건하에서만 스위칭하도록 동조되는 회로. 제1항에 있어서,상기 펄스 RF 출력 신호는 실질적으로 필터링되지 않은 회로.제1항에 있어서,상기 펄스 RF 출력 신호는 구형(square) 또는 사다리꼴(trapezoidal) 파형인 회로.제1항에 있어서,상기 회로는 CMOS로 구현되는 회로.제1항에 있어서,상기 동조 클래스 D 증폭기는, 제1 입력 신호를 수신하는 푸시(push) 트랜지스터 및 제2 입력 신호를 수신하는 풀(pull) 트랜지스터를 갖는 푸시-풀 증폭기를 포함하고, 상기 제1 입력 신호 및 제2 입력 신호는 펄스폭 변조 신호이고, 상기 제1 입력 신호는 제1 듀티 사이클(duty cycle)을 갖고, 상기 제2 입력 신호는 상기 제1 듀티 사이클과는 상이한 제2 듀티 사이클을 갖는 회로.제20항에 있어서,상기 제1 듀티 사이클 및 제2 듀티 사이클은 상기 회로의 효율이 최대가 되도록 선택되고, 상기 효율은 입력 전력 대 출력 전력의 비인 회로.제20항에 있어서,상기 제1 듀티 사이클 및 제2 듀티 사이클은, 상기 펄스 RF 출력 신호가 원하는 듀티 사이클을 갖도록 선택되는 회로.제22항에 있어서,상기 펄스 RF 출력 신호의 듀티 사이클은 변하지만 상기 제1 듀티 사이클 및 제2 듀티 사이클의 합은 적어도 실질적으로는 변하지 않도록, 상기 제1 듀티 사이클 및 제2 듀티 사이클을 제어하는 입력 파형 발생기를 더 포함하는 회로.펄스 출력 신호를 생성하기 위하여 클래스 D 푸시-풀 증폭기를 동작하는 방법으로서 - 상기 클래스 D 푸시-풀 증폭기는 푸시 트랜지스터 및 풀 트랜지스터를 포함함 - ,제1 듀티 사이클을 갖는 제1 입력 신호에 의해 상기 푸시 트랜지스터를 구동하는 단계;제2 듀티 사이클을 갖는 제2 입력 신호에 의해 상기 풀 트랜지스터를 구동하는 단계; 및상기 펄스 출력 신호가 원하는 듀티 사이클을 갖도록 상기 제1 입력 신호 및 제2 입력 신호의 상기 제1 듀티 사이클 및 상기 제2 듀티 사이클을 제어하는 단계를 포함하는 동작 방법.제24항에 있어서,상기 제1 듀티 사이클 및 제2 듀티 사이클은 서로 상이한 동작 방법.제25항에 있어서,상기 제1 듀티 사이클 및 상기 제2 듀티 사이클 중 하나는 50%보다 짧고, 상기 제1 및 제2 듀티 사이클 중 다른 하나는 50%보다 긴 동작 방법.제24항에 있어서,상기 제1 듀티 사이클 및 상기 제2 듀티 사이클은, 상기 펄스 출력 신호의 주어진 듀티 사이클에 대하여, 상기 클래스 D 푸시-풀 증폭기의 효율이 최대가 되도록 선택되고, 상기 효율은 입력 전력 대 출력 전력의 비인 동작 방법.제27항에 있어서,상기 클래스 D 푸시-풀 증폭기를 클래스 DE 동작 모드에서 동작시키는 단계를 더 포함하는 동작 방법.제28항에 있어서,상기 효율은 적어도 70%인 동작 방법.제24항에 있어서,상기 제1 입력 신호 및 제2 입력 신호는 펄스 폭 변조 신호인 동작 방법.제24항에 있어서,상기 클래스 D 푸시-풀 증폭기의 출력은 구형 또는 사다리꼴 파형을 포함하는 동작 방법.제24항에 있어서,상기 제1 듀티 사이클 및 제2 듀티 사이클을 제어하는 단계는, 상기 제1 듀티 사이클 및 상기 제2 듀티 사이클의 합이 적어도 실질적으로 상수로 유지되도록, 상기 제1 듀티 사이클 및 상기 제2 듀티 사이클 중 하나는 증가시키고, 상기 제1 듀티 사이클 및 상기 제2 듀티 사이클 중 다른 하나는 감소시키는 단계를 포함하는 동작 방법.제32항에 있어서,상기 상수는 1보다 작은 동작 방법.신호를 증폭하기 위한 회로로서,클래스 D 증폭기; 및상기 클래스 D 증폭기를 구동하기 위하여 상기 클래스 D 증폭기에 적어도 2개의 펄스 입력 신호를 공급하는 적어도 하나의 입력 회로를 포함하고,상기 적어도 2개의 펄스 입력 신호는 상이한 듀티 사이클을 갖는 신호 증폭 회로.제34항에 있어서,상기 클래스 D 증폭기는 푸시 트랜지스터 및 풀 트랜지스터를 포함하는 푸시-풀 증폭기를 포함하고, 상기 적어도 2개의 펄스 입력 신호는,제1 듀티 사이클을 갖는 제1 펄스 입력 신호; 및제2 듀티 사이클을 갖는 제2 펄스 입력 신호를 포함하고, 상기 제1 펄스 입력 신호는 상기 푸시 트랜지스터를 구동하고, 상기 제2 펄스 입력 신호는 상기 풀 트랜지스터를 구동하는 신호 증폭 회로.제35항에 있어서,상기 제1 듀티 사이클 및 제2 듀티 사이클은 상기 회로의 효율이 최대가 되도록 선택되고, 상기 효율은 입력 전력 대 출력 전력의 비인 신호 증폭 회로.제34항에 있어서,상기 클래스 D 증폭기는 클래스 DE 모드에서 동작하는 신호 증폭 회로.제37항에 있어서,상기 회로는 적어도 70%의 효율로 동작하고, 상기 효율은 입력 전력 대 출력 전력의 비인 신호 증폭 회로.제35항에 있어서,상기 제1 듀티 사이클 및 제2 듀티 사이클은 출력 신호가 원하는 듀티 사이클을 갖도록 선택되는 신호 증폭 회로.제39항에 있어서,상기 출력 신호는 펄스 신호인 신호 증폭 회로.제40항에 있어서,상기 펄스 신호는 구형 또는 사다리꼴 파형인 신호 증폭 회로.제34항에 있어서,상기 클래스 D 증폭기는 다른 증폭기를 구동하는 실질적으로 필터링되지 않은 출력을 생성하는 신호 증폭 회로.제34항에 있어서,상기 적어도 하나의 입력 회로는 적어도 하나의 펄스폭 변조기를 포함하는 신호 증폭 회로.