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연합인증

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회로기판용 더스트 프리 캐비티 제조방법 원문보기

IPC분류정보
국가/구분 한국(KR)/등록특허
국제특허분류(IPC8판)
  • H05K-003/46
  • H05K-001/18
  • H05K-003/42
출원번호 10-2016-0009105 (2016-01-26)
공개번호 10-2017-0089443 (2017-08-04)
등록번호 10-1785471-0000 (2017-09-29)
DOI http://doi.org/10.8080/1020160009105
발명자 / 주소
  • 이충식 / 경기도 안산시 단원구 초지*로 **, ****동 ***호(초지동, 행복한마을아파트)
  • 황정호 / 경기도 안산시 상록구 감골*로 ** ***동 ***호 (사동,현대*차아파트)
  • 윤기호 / 경기도 안산시 단원구 광덕서로 ** ***동 ***호 (고잔동,단원마을아파트)
  • 신윤철 / 경기도 시흥시 옥구천동로 ***, ***동 ***(정왕동, 건영*차아파트)
출원인 / 주소
  • 대덕지디에스 주식회사 / 경기도 안산시 단원구 산단로 ** (원시동)
대리인 / 주소
  • 원태영
심사청구여부 있음 (2016-01-26)
심사진행상태 등록결정(일반)
법적상태 소멸

초록

본 발명은 회로기판의 캐비티 제작 단계에 레진(resin), 필러(filler) 등의 이물질이 캐비티 내벽에 잔존하고 있다가 후속 공정에서 더스트(dust)로 작용하여 흑점 불량 등을 일으키는 것을 방지하는 회로기판 제조방법에 관한 것이다. 본 발명은 캐비티 제작과정 중에 발생하는 더스트를 원천 차단하기 위하여 캐비티 내벽에 도금피막을 입히는 것을 특징으로 한다.

대표청구항

회로기판을 제조하는 방법에 있어서,(a) 동박과 절연층으로 적층된 기판에 대해 기판 단면 상하를 관통하는 슬롯을 가공하는 단계;(b) 동도금을 실시해서 기판 전면과 슬롯 내벽면에 동도금 피막을 형성하고 외층에 회로패턴을 전사하여 회로를 형성하는 단계;(c) 솔더레지스트를 인쇄함으로써 보호피막을 형성하고 노출된 동(Cu) 표면 위에 피니시처리 피막을 형성하는 단계;(d) 상기 단계 (c) 결과 기판의 하부면에 접착부재를 부착하는 단계;(e) 레이저 가공을 통해 상기 슬롯 내부영역의 구조물을 제거함으로써 캐비티를 형성하는 단계; 및(f

발명자의 다른 특허 :

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