초록 ▼

본 발명은 집적 회로(IC)에서 누설 전류를 감소시키는 것에 관한 것이다. 일 측면에서, IC는 디지털 논리 회로와 분극 회로를 포함할 수 있다. 상기 디지털 논리 회로는 복수의 입력을 구비할 수 있고 복수의 논리 게이트를 포함할 수 있다. 상기 분극 회로는 대기 신호와 복수의 비트를 포함하는 디지털 입력 신호를 수신할 수 있다. 상기 대기 신호가 활성화 해제될 때, 상기 분극 회로는 상기 디지털 입력 신호에 기초하여 상기 디지털 논리 회로의 상기 복수의 입력을 제어할 수 있다. 그러나, 상기 대기 신호가 활성화될 때 상기 분극 회

본 발명은 집적 회로(IC)에서 누설 전류를 감소시키는 것에 관한 것이다. 일 측면에서, IC는 디지털 논리 회로와 분극 회로를 포함할 수 있다. 상기 디지털 논리 회로는 복수의 입력을 구비할 수 있고 복수의 논리 게이트를 포함할 수 있다. 상기 분극 회로는 대기 신호와 복수의 비트를 포함하는 디지털 입력 신호를 수신할 수 있다. 상기 대기 신호가 활성화 해제될 때, 상기 분극 회로는 상기 디지털 입력 신호에 기초하여 상기 디지털 논리 회로의 상기 복수의 입력을 제어할 수 있다. 그러나, 상기 대기 신호가 활성화될 때 상기 분극 회로는 상기 디지털 논리 회로의 상기 복수의 입력을, 상기 디지털 논리 회로의 적어도 하나의 다른 상태에 비해 상기 복수의 논리 게이트의 더 작은 누설 전류와 연관된 낮은 전력 상태로 제어할 수 있다.

대표청구항 ▼

집적 회로로서,복수의 입력을 구비하는 디지털 논리 회로로서, 복수의 논리 게이트를 포함하는 상기 디지털 논리 회로;대기 신호와 복수의 비트를 포함하는 디지털 입력 신호를 수신하도록 구성된 제1 분극 회로(polarization circuit) - 상기 대기 신호가 활성화 해제(deactivated)될 때, 상기 제1 분극 회로는 상기 디지털 입력 신호에 기초하여 상기 디지털 논리 회로의 상기 복수의 입력을 제어하도록 구성되고, 상기 대기 신호가 활성화될 때 상기 제1 분극 회로는 상기 디지털 논리 회로의 상기 복수의 입력을, 상기

집적 회로로서,복수의 입력을 구비하는 디지털 논리 회로로서, 복수의 논리 게이트를 포함하는 상기 디지털 논리 회로;대기 신호와 복수의 비트를 포함하는 디지털 입력 신호를 수신하도록 구성된 제1 분극 회로(polarization circuit) - 상기 대기 신호가 활성화 해제(deactivated)될 때, 상기 제1 분극 회로는 상기 디지털 입력 신호에 기초하여 상기 디지털 논리 회로의 상기 복수의 입력을 제어하도록 구성되고, 상기 대기 신호가 활성화될 때 상기 제1 분극 회로는 상기 디지털 논리 회로의 상기 복수의 입력을, 상기 디지털 논리 회로의 적어도 하나의 다른 상태에 비해 상기 복수의 논리 게이트의 더 작은 누설 전류와 연관된 낮은 전력 상태로 제어하도록 구성됨 - ; 및 제1 복수의 상태 요소 - 상기 디지털 논리 회로는 디지털 출력 신호를 생성하고, 상기 디지털 출력 신호를 상기 제1 복수의 상태 요소에 제공하도록 구성됨 - 를 포함하고,상기 집적 회로는 상기 대기 신호가 활성화될 때 상기 제1 복수의 상태 요소가 상기 디지털 출력 신호의 값을 로딩하는 것이 금지되도록 구성되는, 집적 회로.