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NTIS 바로가기국가/구분 | 한국(KR)/등록특허 | |
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국제특허분류(IPC8판) |
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출원번호 | 10-2017-0036302 (2017-03-22) | |
공개번호 | 10-2017-0110538 (2017-10-11) | |
등록번호 | 10-2158459-0000 (2020-09-16) | |
우선권정보 | 일본(JP) JP-P-2016-058853 (2016-03-23) | |
DOI | http://doi.org/10.8080/1020170036302 | |
발명자 / 주소 |
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출원인 / 주소 |
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대리인 / 주소 |
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심사청구여부 | 있음 (2019-10-07) | |
심사진행상태 | 등록결정(일반) | |
법적상태 | 등록 |
(과제) 레벨 시프트 동작에 의한 내압 파괴를 회피할 수 있는 레벨 시프트 회로를 제공한다.(해결 수단) 일단이 출력 단자에 접속된 플로팅 전원과, 플로팅 전원의 타단에 접속된 제 1 및 제 2 저항과, 제 1 및 제 2 저항의 각각의 타단에 각각 드레인이 접속되고, 게이트에 저레벨 전원의 전압을 받는 제 1 및 제 2 NMOS 트랜지스터와, 펄스 발생 회로로부터의 제 1 및 제 2 펄스 신호를 게이트에 받는 제 3 및 제 4 NMOS 트랜지스터와, 제 1 및 제 2 NMOS 트랜지스터의 소스와 제 3 및 제 4 NMOS 트랜지스터
기준 전압과 제 1 전압 사이에서 변동하는 입력 신호가 공급되는 입력 단자와,상기 입력 신호에 따른 출력 전압을 출력하는 출력 단자와,일단이 상기 출력 단자에 접속된 플로팅 전원과,일단이 상기 기준 전압에 접속되고, 타단에 제 2 전압을 생성하는 고정 전원과, 일단이 상기 플로팅 전원의 타단에 접속된 제 1 및 제 2 저항과, 상기 제 1 및 제 2 저항의 각각의 타단에 각각 드레인이 접속된 제 1 및 제 2 NMOS 트랜지스터와, 상기 제 1 및 제 2 NMOS 트랜지스터의 각각의 소스에 각각 일단이 접속된 제 3 및 제 4 저항
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