초록 ▼

본 발명은 FPGA의 논리회로를 역공학하는 방법으로, FPGA의 비트스트림을 추출하는 단계; 상기 비트스트림을 이용하여 PLP(Programmable Logic Points) 정보를 추출하는 단계; 상기 PLP 정보를 이용하여 상기 FPGA에 포함된 복수의 CLB(configurable logic block) 섹션과 복수의 INT(interconnect) 섹션을 매칭하여 2차원 형태의 구조테이블을 생성하는 단계; 상기 복수의 INT(interconnect) 섹션에 포함된 복수의 PIP(Programmable Interconnect

본 발명은 FPGA의 논리회로를 역공학하는 방법으로, FPGA의 비트스트림을 추출하는 단계; 상기 비트스트림을 이용하여 PLP(Programmable Logic Points) 정보를 추출하는 단계; 상기 PLP 정보를 이용하여 상기 FPGA에 포함된 복수의 CLB(configurable logic block) 섹션과 복수의 INT(interconnect) 섹션을 매칭하여 2차원 형태의 구조테이블을 생성하는 단계; 상기 복수의 INT(interconnect) 섹션에 포함된 복수의 PIP(Programmable Interconnect Points) 정보를 추출하는 단계; 상기 복수의 PIP 정보를 이용하여 역공학로직을 생성하는 단계; 및 상기 역공학로직을 이용하여 입력식을 출력식으로 변환하는 단계를 포함한다.

대표청구항 ▼

FPGA의 논리회로를 역공학하는 방법으로,FPGA의 비트스트림을 추출하는 단계;상기 비트스트림을 이용하여 PLP(Programmable Logic Points) 정보를 추출하는 단계;상기 PLP 정보를 이용하여 상기 FPGA에 포함된 복수의 CLB(configurable logic block) 섹션과 복수의 INT(interconnect) 섹션을 매칭하여 2차원 형태의 구조테이블을 생성하는 단계;상기 복수의 INT(interconnect) 섹션에 포함된 복수의 PIP(Programmable Interconnect Points) 정보

FPGA의 논리회로를 역공학하는 방법으로,FPGA의 비트스트림을 추출하는 단계;상기 비트스트림을 이용하여 PLP(Programmable Logic Points) 정보를 추출하는 단계;상기 PLP 정보를 이용하여 상기 FPGA에 포함된 복수의 CLB(configurable logic block) 섹션과 복수의 INT(interconnect) 섹션을 매칭하여 2차원 형태의 구조테이블을 생성하는 단계;상기 복수의 INT(interconnect) 섹션에 포함된 복수의 PIP(Programmable Interconnect Points) 정보를 추출하는 단계;상기 복수의 PIP 정보를 이용하여 역공학로직을 생성하는 단계; 및상기 역공학로직을 이용하여 입력식을 출력식으로 변환하는 단계를 포함하며,상기 PLP 정보는 FPGA의 CLB(configurable logic block) 섹션의 LUT(LookUp Table)에 대한 정보를 포함하고,상기 PIP 정보는 복수의 상기 LUT 사이의 연결 구조를 나타내는 복수의 연결정보를 포함하는 것을 특징으로 하는 역공학 방법.