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NTIS 바로가기국가/구분 | 한국(KR)/공개특허 | |
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국제특허분류(IPC8판) |
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출원번호 | 10-2021-0114889 (2021-08-30) | |
공개번호 | 10-2023-0032262 (2023-03-07) | |
DOI | http://doi.org/10.8080/1020210114889 | |
발명자 / 주소 |
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법적상태 | 공개 |
일 실시예에 따른 메모리 장치는, 래치 구조의 메모리 셀들이 비트 라인들과 워드 라인들에 매트릭스 형태로 연결된 메모리 셀 어레이; 및 메모리 셀에 대한 읽기 동작의 디벨로핑 구간에만 메모리 셀들에 제1 전압을 공급하고 그 밖의 구간에는 메모리 셀들의 데이터를 유지하도록 하고 제1 전압보다 낮은 제2 전압을 메모리 셀들에 공급하는 주변 회로를 포함하여 구성될 수 있다.주변 회로는 메모리 셀에 대한 기록 동작의 모든 구간에 제2 전압을 메모리 셀들에 공급할 수 있다.
래치 구조의 메모리 셀들이 비트 라인들과 워드 라인들에 매트릭스 형태로 연결된 메모리 셀 어레이; 및상기 메모리 셀에 대한 읽기 동작의 디벨로핑 구간에만 상기 메모리 셀들에 제1 전압을 공급하고 그 밖의 구간에는 상기 메모리 셀들의 데이터를 유지하도록 하고 상기 제1 전압보다 낮은 제2 전압을 상기 메모리 셀들에 공급하는 주변 회로를 포함하여 구성되는 메모리 장치.
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