초록 ▼

본 발명은 적층 패드 구조의 패드 패턴층들을 포함하는 반도체 장치에 관한 것으로, 본 발명의 일실시예에 따르면 반도체 장치는 복수의 반도체칩을 관통하는 복수의 전원 실리콘 관통 전극(through silicon via, TSV), 상기 복수의 반도체칩을 관통하는 복수의 접지 실리콘 관통 전극, 상기 복수의 반도체칩 각각의 사이 공간에서 상기 복수의 전원 실리콘 관통 전극 중 제1 전원 실리콘 관통 전극으로부터 상기 복수의 접지 실리콘 관통 전극 중 제1 접지 실리콘 관통 전극 방향으로 연장 형성되는 제1 패드 패턴층 및 상기 사이

본 발명은 적층 패드 구조의 패드 패턴층들을 포함하는 반도체 장치에 관한 것으로, 본 발명의 일실시예에 따르면 반도체 장치는 복수의 반도체칩을 관통하는 복수의 전원 실리콘 관통 전극(through silicon via, TSV), 상기 복수의 반도체칩을 관통하는 복수의 접지 실리콘 관통 전극, 상기 복수의 반도체칩 각각의 사이 공간에서 상기 복수의 전원 실리콘 관통 전극 중 제1 전원 실리콘 관통 전극으로부터 상기 복수의 접지 실리콘 관통 전극 중 제1 접지 실리콘 관통 전극 방향으로 연장 형성되는 제1 패드 패턴층 및 상기 사이 공간에서 상기 복수의 접지 실리콘 관통 전극 중 제2 접지 실리콘 관통 전극으로부터 상기 복수의 전원 실리콘 관통 전극 중 제2 전원 실리콘 관통 전극 방향으로 연장 형성되는 제2 패드 패턴층을 포함하고, 상기 제1 패드 패턴층 및 상기 제2 패드 패턴층은 상기 사이 공간에서 적층 패드 캐패시터를 형성할 수 있다.

대표청구항 ▼

복수의 반도체칩을 관통하는 복수의 전원 실리콘 관통 전극(through silicon via, TSV);상기 복수의 반도체칩을 관통하는 복수의 접지 실리콘 관통 전극;상기 복수의 반도체칩 각각의 사이 공간에서 상기 복수의 전원 실리콘 관통 전극 중 제1 전원 실리콘 관통 전극으로부터 상기 복수의 접지 실리콘 관통 전극 중 제1 접지 실리콘 관통 전극 방향으로 연장 형성되는 제1 패드 패턴층;상기 사이 공간에서 상기 복수의 접지 실리콘 관통 전극 중 제2 접지 실리콘 관통 전극으로부터 상기 복수의 전원 실리콘 관통 전극 중 제2 전원

복수의 반도체칩을 관통하는 복수의 전원 실리콘 관통 전극(through silicon via, TSV);상기 복수의 반도체칩을 관통하는 복수의 접지 실리콘 관통 전극;상기 복수의 반도체칩 각각의 사이 공간에서 상기 복수의 전원 실리콘 관통 전극 중 제1 전원 실리콘 관통 전극으로부터 상기 복수의 접지 실리콘 관통 전극 중 제1 접지 실리콘 관통 전극 방향으로 연장 형성되는 제1 패드 패턴층;상기 사이 공간에서 상기 복수의 접지 실리콘 관통 전극 중 제2 접지 실리콘 관통 전극으로부터 상기 복수의 전원 실리콘 관통 전극 중 제2 전원 실리콘 관통 전극 방향으로 연장 형성되는 제2 패드 패턴층; 및상기 제2 전원 실리콘 관통전극의 하부로부터 상기 제2 접지 실리콘 관통 전극의 하부 방향으로 연장 형성되는 제3 패드 패턴층을 포함하고,상기 제1 패드 패턴층 및 상기 제2 패드 패턴층은 상기 사이 공간에서 상기 제1 패드 패턴층과 상기 제2 패드 패턴층의 수직 사이 공간에서 상기 제1 패드 패턴층과 상기 제2 패드 패턴층을 통해 제1 적층 패드 캐패시터를 형성하며,상기 제2 패드 패턴층과 상기 제3 패드 패턴층은 상기 복수의 반도체칩 중 상기 제2 패드 패턴층과 상기 제3 패드 패턴층의 수직 사이 공간에 해당하는 어느 하나의 반도체칩 내에서 제2 적층 패드 캐패시터를 형성하고,상기 제1 및 제2 적층 패드 캐패시터는, 상기 복수의 전원 실리콘 관통 전극과 상기 복수의 접지 실리콘 관통 전극 간의 수평 사이 공간에서의 캐패시턴스(capacitance)를 증가시키고, 상기 증가된 캐패시턴스에 기반하여 임피던스를 감소시키는 것을 특징으로 하는반도체 장치.