초록 ▼

본 개시는 전하 연산 오류를 방지하기 위한 시냅스 회로 및 그것을 포함하는 스파이크 뉴럴 네트워크 회로에 관한 것으로, 본 개시의 실시 예에 따른 시냅스 회로는 가중치 값을 저장하는 가중치 메모리, 상기 가중치 메모리로부터 상기 가중치 값을 제공받고, 상기 가중치 값에 기반하여 전류를 공급하는 C-DAC(Current-mode Digital to Analog Converter) 회로, 상기 가중치 메모리로부터 상기 가중치 값을 제공 받고, 상기 가중치 값에 기반하여 상기 C-DAC 회로에서 발생하는 기생 커패시턴스 값을 보정하는 기

본 개시는 전하 연산 오류를 방지하기 위한 시냅스 회로 및 그것을 포함하는 스파이크 뉴럴 네트워크 회로에 관한 것으로, 본 개시의 실시 예에 따른 시냅스 회로는 가중치 값을 저장하는 가중치 메모리, 상기 가중치 메모리로부터 상기 가중치 값을 제공받고, 상기 가중치 값에 기반하여 전류를 공급하는 C-DAC(Current-mode Digital to Analog Converter) 회로, 상기 가중치 메모리로부터 상기 가중치 값을 제공 받고, 상기 가중치 값에 기반하여 상기 C-DAC 회로에서 발생하는 기생 커패시턴스 값을 보정하는 기생 커패시터 보정 회로 및 상기 기생 커패시턴스에 의하여 축적된 전하를 유출시키는 선방전 회로를 포함한다.

대표청구항 ▼

가중치 값을 저장하는 가중치 메모리;제1 단 및 제2 단을 포함하고, 상기 제1 단을 통해 상기 가중치 메모리로부터 상기 가중치 값을 제공받고, 상기 가중치 값에 기반하여 상기 제2 단에 전류를 공급하는 C-DAC(Current-mode Digital to Analog Converter) 회로;상기 제2 단을 통해 상기 C-DAC 회로와 연결되고, 상기 제1 단을 통해 상기 가중치 메모리로부터 상기 가중치 값을 제공받고, 상기 가중치 값에 기반하여 상기 C-DAC 회로 내부에 발생하는 기생 커패시턴스의 값을 보정하는 기생 커패시터

가중치 값을 저장하는 가중치 메모리;제1 단 및 제2 단을 포함하고, 상기 제1 단을 통해 상기 가중치 메모리로부터 상기 가중치 값을 제공받고, 상기 가중치 값에 기반하여 상기 제2 단에 전류를 공급하는 C-DAC(Current-mode Digital to Analog Converter) 회로;상기 제2 단을 통해 상기 C-DAC 회로와 연결되고, 상기 제1 단을 통해 상기 가중치 메모리로부터 상기 가중치 값을 제공받고, 상기 가중치 값에 기반하여 상기 C-DAC 회로 내부에 발생하는 기생 커패시턴스의 값을 보정하는 기생 커패시터 보정 회로; 및상기 제2 단을 통해 상기 C-DAC 회로와 연결되어 상기 기생 커패시턴스에 의하여 축적된 전하를 유출시키는 선방전 회로를 포함하는 시냅스 회로.