초록 ▼

본 고안은 디지털 전송 시스템에서의 입력 비트열을 램덤화시키는 스크램블러에 관한 것이다. 본 고안의 스크램블러는 전송 프레임 데이터 비트열에 해당하는 비트 수만큼의 의사랜덤이진비트열(PRBS)을 동시에 병렬적으로 생성하고, 상기 병렬 의사랜덤이진 비트열(PRBS)과 전송 프레임 비트열을 배타논리합 연산하여 스크램블링된 비트열을 생성한다. 상기 PRBS 비트를 생성하는 수단은 VHDL과 같은 하이레벨언어로 기술되며, 따라서 구현하고자 하는 규격이나 칩의 동작 주파수 등의 기술적 제약에 구애받지 않고 ASIC이나 FPGA로 제작할

본 고안은 디지털 전송 시스템에서의 입력 비트열을 램덤화시키는 스크램블러에 관한 것이다. 본 고안의 스크램블러는 전송 프레임 데이터 비트열에 해당하는 비트 수만큼의 의사랜덤이진비트열(PRBS)을 동시에 병렬적으로 생성하고, 상기 병렬 의사랜덤이진 비트열(PRBS)과 전송 프레임 비트열을 배타논리합 연산하여 스크램블링된 비트열을 생성한다. 상기 PRBS 비트를 생성하는 수단은 VHDL과 같은 하이레벨언어로 기술되며, 따라서 구현하고자 하는 규격이나 칩의 동작 주파수 등의 기술적 제약에 구애받지 않고 ASIC이나 FPGA로 제작할 수 있다.

대표청구항

전송 프레임 길이에 해당하는 비트 수만큼의 의사랜덤이진 비트열(PRBS; Pseudo Random Binary Sequence)을 동시에 병렬적으로 생성하는 수단; 및 상기 병렬 의사랜덤이진 비트열(PRBS)과 전송 프레임 비트열을 배타논리합 연산하여 스크램블링된 비트열을 생성하는 수단을 포함하는 것을 특징으로 하는 디지털 전송 시스템을 위한 병렬 스크램블러.

전송 프레임 길이에 해당하는 비트 수만큼의 의사랜덤이진 비트열(PRBS; Pseudo Random Binary Sequence)을 동시에 병렬적으로 생성하는 수단; 및 상기 병렬 의사랜덤이진 비트열(PRBS)과 전송 프레임 비트열을 배타논리합 연산하여 스크램블링된 비트열을 생성하는 수단을 포함하는 것을 특징으로 하는 디지털 전송 시스템을 위한 병렬 스크램블러.