$\require{mediawiki-texvc}$

연합인증

연합인증 가입 기관의 연구자들은 소속기관의 인증정보(ID와 암호)를 이용해 다른 대학, 연구기관, 서비스 공급자의 다양한 온라인 자원과 연구 데이터를 이용할 수 있습니다.

이는 여행자가 자국에서 발행 받은 여권으로 세계 각국을 자유롭게 여행할 수 있는 것과 같습니다.

연합인증으로 이용이 가능한 서비스는 NTIS, DataON, Edison, Kafe, Webinar 등이 있습니다.

한번의 인증절차만으로 연합인증 가입 서비스에 추가 로그인 없이 이용이 가능합니다.

다만, 연합인증을 위해서는 최초 1회만 인증 절차가 필요합니다. (회원이 아닐 경우 회원 가입이 필요합니다.)

연합인증 절차는 다음과 같습니다.

최초이용시에는
ScienceON에 로그인 → 연합인증 서비스 접속 → 로그인 (본인 확인 또는 회원가입) → 서비스 이용

그 이후에는
ScienceON 로그인 → 연합인증 서비스 접속 → 서비스 이용

연합인증을 활용하시면 KISTI가 제공하는 다양한 서비스를 편리하게 이용하실 수 있습니다.

Semiconductor device having multi-layer wiring structure with additional through-hole interconnection 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-023/48
  • H01L-029/46
  • H01L-029/54
출원번호 US-0711301 (1976-08-03)
우선권정보 JA-0101245 (1975-08-22)
발명자 / 주소
  • Satonaka Koichiro (Fuchu JA)
출원인 / 주소
  • Hitachi, Ltd. (JA 03)
인용정보 피인용 횟수 : 29  인용 특허 : 1

초록

A semiconductor device has a through-hole cut in the insulating layer beneath the bonding pad of the wiring layer having a bonding pad onto which a metal wiring is to be connected and this wiring layer is connected through the through-hole with the lower wiring layer so that the connection between t

대표청구항

A semiconductor device having a multi-layer wiring structure, comprising: a. a first wiring layer formed on one main surface of a semiconductor substrate; b. a first insulating layer formed on said first wiring layer; c. a second wiring layer formed on said first insulating layer; d. metal leads bon

이 특허에 인용된 특허 (1)

  1. Gelsing Richardus Johannes Henricus (Eindhoven NL) VAN Steensel Kees (Eindhoven NL), Semiconductor device with multi-layered metal interconnections.

이 특허를 인용한 특허 (29)

  1. Kang, Seung H.; Krebs, Roland P.; Steiner, Kurt George; Ayukawa, Michael C.; Merchant, Sailesh Mansinh, Aluminum pad power bus and signal routing for integrated circuit devices utilizing copper technology interconnect structures.
  2. Kuromaru, Akira, Anti-short bonding pad structure.
  3. Kang,Inkuk; Kinoshita,Hiroyuki; Ang,Boon Yong; Wada,Hajime; Chan,Simon S; Chen,Cinti X, Bond pad structure for copper metallization having increased reliability and method for fabricating same.
  4. Lin Shi-Tron,TWX, Bond pad with pad edge strengthening structure.
  5. Liang Wen-Hao,TWX ; Chan Chin-Jong,TWX ; Chung Hsiu-Hsin,TWX ; Lin Rueyway,TWX, Bonding pad structure for integrated circuit (III).
  6. Kitagawa Masahiko (Nara-Ken JPX) Tomomura Yoshitaka (Nara JPX), Compound semiconductor electroluminescent device.
  7. Akram Salman, Conductive bumps on die for flip chip application.
  8. Khandros Igor Y. ; Eldridge Benjamin N. ; Mathieu Gaetan L., Fabricating interconnects and tips using sacrificial substrates.
  9. Yorikane Masaharu (Tokyo JPX), Low stress semiconductor device lead connection.
  10. Raschid J. Bezama ; Govindarajan Natarajan, Method and structure to reduce low force pin pull failures in ceramic substrates.
  11. Chan Seung Hwang KR, Method for fabricating a semiconductor device.
  12. Churchwell Robert W. (Highland NY) Flaitz Philip L. (Hopewell Junction NY) Humenik James N. (LaGrangeville NY), Method for use in brazing an interconnect pin to a metallization pattern situated on a brittle dielectric substrate.
  13. Eldridge, Benjamin N.; Grube, Gary W.; Khandros, Igor Y.; Mathieu, Gaetan L., Microelectronic contact structure.
  14. Eldridge, Benjamin N.; Grube, Gary W.; Khandros, Igor Y.; Mathieu, Gaetan L., Microelectronic contact structure and method of making same.
  15. Saiki, Hajime; Miyamoto, Noritaka, Pin solder jointed to a resin substrate, made having a predetermined hardness and dimensions.
  16. Ichiyama Hideyuki (Itami JPX), Plastic packaged semiconductor device.
  17. Lin, Mou-Shiung; Lee, Jin-Yuan; Lei, Ming-Ta; Huang, Ching-Cheng, Post passivation metal scheme for high-performance integrated circuit devices.
  18. Eldridge, Benjamin N.; Grube, Gary W.; Khandros, Igor Y.; Mathieu, Gaetan L., Probe card assembly and kit, and methods of making same.
  19. Tsurumaru Kazuhiro (Tokyo JPX), Resin-molded semiconductor device using polymide and nitride films for the passivation film.
  20. Sato Susumu (Tokyo JPX) Tsunemitsu Hideo (Tokyo JPX), Semiconductor device having bump terminal electrodes.
  21. Takahashi Yoshikazu (Shiga JPX) Itoh Tsuneo (Kokubunji JPX) Takechi Makoto (Kodaira JPX), Semiconductor integrated circuit device including bonding pads and fabricating method thereof.
  22. Hata Masayuki (Itami JPX) Nakagawa Hiromasa (Itami JPX), Semiconductor integrated circuit device with high reliability wiring layers.
  23. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  24. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  25. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  26. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  27. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  28. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  29. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
섹션별 컨텐츠 바로가기

AI-Helper ※ AI-Helper는 오픈소스 모델을 사용합니다.

AI-Helper 아이콘
AI-Helper
안녕하세요, AI-Helper입니다. 좌측 "선택된 텍스트"에서 텍스트를 선택하여 요약, 번역, 용어설명을 실행하세요.
※ AI-Helper는 부적절한 답변을 할 수 있습니다.

선택된 텍스트

맨위로