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NTIS 바로가기국가/구분 | United States(US) Patent 등록 |
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국제특허분류(IPC7판) |
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출원번호 | US-0196752 (1988-05-17) |
우선권정보 | JP-0016777 (1985-01-31) |
발명자 / 주소 |
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출원인 / 주소 |
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인용정보 | 피인용 횟수 : 124 인용 특허 : 9 |
A microprocessor system is configured by connecting an n/2-bit memory and/or I/O to an n-bit microprocessor. The system has a read/write controller for enabling/disabling a read/write control signal for accessing the memory and/or I/O, an address latch counter for latching and updating the address,
A microprocessor system comprising: microprocessor means, coupled to a first 2n-bit data bus and a first control bus, said first 2n-bit data bus including first and second data buses each having an n-bit data width, and responsive to an input 2n-bit data transfer command, for outputting a transfer i
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