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NTIS 바로가기국가/구분 | United States(US) Patent 등록 |
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국제특허분류(IPC7판) |
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출원번호 | US-0639474 (1991-01-10) |
우선권정보 | JP-0279572 (1988-11-04) |
발명자 / 주소 |
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출원인 / 주소 |
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인용정보 | 피인용 횟수 : 9 인용 특허 : 0 |
In an output buffer circuit, two P channel MOSFET\s (1, 2) are connected in parallel between a power supply terminal (16) and an output terminal (10), and two N channel MOSFET\s (3, 4) are connected in parallel between the ground terminal (17) and the output terminal (10). When a normal power supply
A buffer circuit apparatus operated by different supply potentials comprising: an input node receiving an input signal of a first or second logic level; a first power supply node to which a predetermined first or second potential is applied; a second power supply node to which a predetermined third
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