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NTIS 바로가기국가/구분 | United States(US) Patent 등록 |
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국제특허분류(IPC7판) |
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출원번호 | US-0485312 (1990-02-26) |
발명자 / 주소 |
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출원인 / 주소 |
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인용정보 | 피인용 횟수 : 240 인용 특허 : 0 |
The present invention provides for the updating of both the instructions in a branch prediction cache and instructions recently provided to an instruction pipeline from the cache when an instruction being executed attempts to change such instructions (“Store-Into-Instruction-Stream”). The branch pre
An apparatus comprising: a system bus; an instruction cache, coupled to said system bus, including validity bits for indicating whether an entry is valid and means for setting a validity bit for an entry to an invalid state upon detection of a store signal on said system bus for an address matching
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