[특허]Method of reducing the trap density of an oxide film for application to fabricating a nonvolatile memory cell

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Method of reducing the trap density of an oxide film for application to fabricating a nonvolatile memory cell 원문보기

IPC분류정보
국가/구분	United States(US) Patent 등록
국제특허분류(IPC7판)	H01L-021/324
출원번호	US-0868572 (1992-04-15)
우선권정보	JP-0082548 (1991-04-15)
발명자 / 주소	Fukatsu Shigemitsu (Okazaki JPX) Asai Akiyoshi (Nisshin JPX)
출원인 / 주소	Nippondenso Co., Ltd. (Kariya JPX 03)
인용정보	피인용 횟수 : 8 인용 특허 : 0

초록 ▼

The present invention is intended to provide a method of fabricating an EEPROM having excellent endurance characteristics. A work obtained by processing a substrate (1) by a wafer processing process including a passivating process and having a tunnel oxide film, an aluminum wiring film and a passivation film is subjected to a low-temperature heat treatment employing a processing temperature of about 250°C. and a processing time on the order of 50 hr in a thermostatic oven (20) in the presence of nitrogen gas. The low-temperature heat treatment reduces trap sites produced in the tunnel oxide film by a plasma CVD process carried out to form the passivation film to repair the tunnel oxide film damaged by the plasma CVD process and to improve the endurance characteristics. The aluminum wiring film is not deteriorated by the low-temperature heat treatment because the low-temperature heat treatment employs a relatively low processing temperature.

대표청구항 ▼

A method of fabricating a semiconductor device which has an oxide film to which an electric field is applied, said method comprising the steps of: forming said oxide film on a substrate; forming a passivation film over said substrate and said oxide film at a first processing temperature whereby carrier trap sites are formed in said oxide film; and heating said substrate, said oxide film and said passivation film at a second processing temperature T lower than said first processing temperature for a predetermined processing time to reduce a density of said trap sites.

이 특허를 인용한 특허 (8)

Shuto Susumu,JPX ; Tanaka Miwa,JPX ; Sonoda Masahisa,JPX ; Idaka Toshiaki,JPX ; Sasaki Kenichi,JPX ; Mori Seiichi,JPX, Anneal technique for reducing amount of electronic trap in gate oxide film of transistor.
상세보기
Tsutomu Kawaguchi JP; Shigemitsu Fukatsu JP; Mitsutaka Katada JP, Charge retention lifetime evaluation method for nonvolatile semiconductor memory.
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Fan, Tso-Hung; Lu, Tao-Cheng, Method for fabricating nitride read only memory.
상세보기
Liu, Chen-Chin, Method for fabricating nitride read-only memory.
상세보기
Chang Kuang-Yeh (Los Gatos CA) Nariani Subhash R. (San Jose CA) Boardman William J. (San Jose CA), Method of making flash memory cell.
상세보기
Ghneim Said N. ; Fulford ; Jr. H. Jim, Method of making non-volatile memory device having a floating gate with enhanced charge retention.
상세보기
Ghneim Said N. ; Fulford ; Jr. H. Jim, Non-volatile memory device having a floating gate with enhanced charge retention.
상세보기
Ghio Emilio,ITX ; Alba Simone,ITX ; Colognese Andrea,ITX, Process for the repair of floating-gate non-volatile memories damaged by plasma treatment.
상세보기

관련 콘텐츠

특허 원문 보기

KIPRIS 원문보기

IPC 상위 출원인

특허정보
IPC	Description
A	생활필수품
A62	인명구조; 소방(사다리 E06C)
A62B	인명구조용의 기구, 장치 또는 방법(특히 의료용에 사용되는 밸브 A61M 39/00; 특히 물에서 쓰이는 인명구조 장치 또는 방법 B63C 9/00; 잠수장비 B63C 11/00; 특히 항공기에 쓰는 것, 예. 낙하산, 투출좌석 B64D; 특히 광산에서 쓰이는 구조장치 E21F 11/00)
A62B-1/08	.. 윈치 또는 풀리에 제동기구가 있는 것

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