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[미국특허] Multilayer package 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-023/48
  • H01L-029/46
  • H01L-029/62
  • H01L-029/64
출원번호 US-0893807 (1992-06-04)
우선권정보 JP-0134613 (1991-06-06); JP-0139006 (1992-05-29)
발명자 / 주소
  • Hirano Naohiko (Yokohama JPX)
출원인 / 주소
  • Kabushiki Kaisha Toshiba (Kawasaki JPX 03)
인용정보 피인용 횟수 : 52  인용 특허 : 0

초록 ▼

The present invention provides a multilayer ceramic package, which comprises a conductive layer, formed like a square layer, applying a power voltage VDD or a ground voltage VSS to a semiconductor device, and having a square hole in its central portion, a plurality of inner leads connected to the co

대표청구항 ▼

A multilayer package, comprising: a semiconductor device; a conductive layer applying a power voltage VDD or a ground voltage VSS to said semiconductor device; a plurality of inner leads having one end connected to said conductive layer at the inner portion of said conductive layer and other end con

이 특허를 인용한 특허 (52) 인용/피인용 타임라인 분석

  1. Crane ; Jr. Stanford W. ; Larcomb Daniel ; Krishnapura Lakshminarasimha, Apparatus for and method of manufacturing a semiconductor die carrier.
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  2. Crane, Jr., Stanford W.; Larcomb, Daniel; Krishnapura, Lakshminarasimha, Apparatus for and method of manufacturing a semiconductor die carrier.
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  3. Anthony, Anthony A.; Anthony, William M., Arrangement for energy conditioning.
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  4. Anthony, Anthony A.; Anthony, William M., Arrangement for energy conditioning.
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  5. Anthony, Anthony A.; Anthony, William M., Arrangement for energy conditioning.
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  6. Anthony, Anthony A.; Anthony, William M., Arrangement for energy conditioning.
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  7. Crane, Jr., Stanford W.; Portuondo, Maria M.; Erickson, Willard; Bizzarri, Maurice, Backplane system having high-density electrical connectors.
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  8. Crane, Jr.,Stanford W., Backplane system having high-density electrical connectors.
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  9. Pedder David John,GBX, Ball grid array arrangement.
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  10. Banerjee Koushik, Bond pad functional layout on die to improve package manufacturability and assembly.
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  11. Banerjee Koushik, Bond pad functional layout on die to improve package manufacturability and assembly.
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  12. Morgan, Chad William, Circuit board for an electrical connector assembly.
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  13. Crane ; Jr. Stanford W. ; Portuondo Maria M. ; Erickson Willard ; Bizzarri Maurice, Computer having a high density connector system.
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  14. Crane ; Jr. Stanford W. ; Portuondo Maria M. ; Erickson Willard ; Bizzarri Maurice, Computer system having a modular architecture.
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  15. Crane ; Jr. Stanford W. ; Portuondo Maria M. ; Cruz Edward V. ; Razo Vincent R. ; Fynn Shaun, Computer system having a motorized door mechanism.
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  16. Crane ; Jr. Stanford W. (Boca Raton FL) Portuondo Maria M. (Boca Raton FL) Cruz Edward V. (Newbury Park CA) Razo Vincent R. (Granada Hills CA) Fynn Shaun (West Hollywood CA), Computer with two fans and two air circulation areas.
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  17. Crane ; Jr. Stanford W., Electrical interconnect system with wire receiving portion.
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  18. Anthony, Anthony A.; Anthony, William M., Energy conditioning circuit arrangement for integrated circuit.
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  19. Crane ; Jr. Stanford W., High-density electrical interconnect system.
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  20. Crane ; Jr. Stanford W., High-density electrical interconnect system.
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  21. Crane ; Jr. Stanford W. (3934 NW. 57th St. Boca Raton FL 33496), High-density electrical interconnect system.
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  22. Crane, Jr., Stanford W., High-density electrical interconnect system.
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  23. Wieloch Christopher J., Insulated surface mount circuit board construction.
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  24. Siu, William M.; Bhattacharyya, Bidyut K., Integrated circuit die and/or package having a variable pitch contact array for maximization of number of signal lines per routing layer.
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  25. Siu,William M.; Bhattacharyya,Bidyut K., Integrated circuit die and/or package having a variable pitch contact array for maximization of number of signal lines per routing layer.
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  26. Varker Charles J. ; Dreyer Michael L. ; Zirkle Thomas E., Interconnect run between a first point and a second point in a semiconductor device for reducing electromigration failu.
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  27. Anthony, William M.; Anthony, David; Anthony, Anthony, Internally overlapped conditioners.
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  28. Liberkowski Janusz B. (5884 Macadam Ct. San Jose CA 95123), Lattice interconnect method and apparatus for manufacturing multi-chip modules.
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  29. Mosley Joseph M. ; Portuondo Maria M. ; Taylor Drew L., Low profile semiconductor die carrier.
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  30. Dawson Robert, Metal layer interconnects with improved performance characteristics.
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  31. Anthony, William M.; Anthony, David; Anthony, Anthony, Method for making internally overlapped conditioners.
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  32. Crane ; Jr. Stanford W. ; Portuondo Maria M., Method of manufacturing a semiconductor chip carrier.
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  33. Crane, Jr., Stanford W., Modular architecture for high bandwidth computers.
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  34. Takeuchi Yasushi,JPX, Multilayer printed circuit board.
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  35. Crane ; Jr. Stanford W. ; Portuondo Maria M. ; Erickson Willard ; Bizzarri Maurice, Passive backplane capable of being configured to a variable data path width corresponding to a data size of the pluggab.
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  36. Barrow, Michael, Perimeter matrix ball grid array circuit package with a populated center.
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  37. Barrow, Michael, Perimeter matrix ball grid array circuit package with a populated center.
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  38. Anderson James C., Pin array set-up device.
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  39. Crane, Jr., Stanford W.; Portuondo, Maria M., Prefabricated semiconductor chip carrier.
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  40. Crane, Jr., Stanford W.; Portuondo, Maria M., Prefabricated semiconductor chip carrier.
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  41. Stanford W. Crane, Jr. ; Maria M. Portuondo, Prefabricated semiconductor chip carrier.
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  42. Kamikawa Yoshinori,JPX, Printed wiring board.
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  43. Havemann Richard H., Selective performance enhancements for interconnect conducting paths.
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  44. Crane, Jr., Stanford W.; Portuondo, Maria M., Semiconductor chip carrier affording a high-density external interface.
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  45. Crane ; Jr. Stanford W. ; Portuondo Maria M., Semiconductor chip carrier including an interconnect component interface.
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  46. Yamagata,Osamu, Semiconductor device and production method thereof.
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  47. Mosley Joseph M. ; Portuondo Maria M., Semiconductor die carrier having a dielectric epoxy between adjacent leads.
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  48. Crane ; Jr. Stanford W. ; Krishnapura Lakshminarasimha, Semiconductor die package for mounting in horizontal and upright configurations.
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  49. Mori Hiroyuki,JPX, Semiconductor integrated circuit having an improved arrangement of power supply lines to reduce noise occurring therein.
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  50. Iwasaki Hiroshi,JPX ; Aoki Hideo,JPX, Semiconductor package integral with semiconductor chip.
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  51. Iwasaki Hiroshi,JPX ; Aoki Hideo,JPX, Semiconductor package integral with semiconductor chip.
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  52. Asada Kenji,JPX ; Hamano Toshio,JPX ; Nukiwa Masaru,JPX, Semiconductor unit having semiconductor device and multilayer substrate, in which grounding conductors surround conducto.
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