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NTIS 바로가기국가/구분 | United States(US) Patent 등록 |
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국제특허분류(IPC7판) |
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출원번호 | US-0113941 (1993-08-30) |
발명자 / 주소 |
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출원인 / 주소 |
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인용정보 | 피인용 횟수 : 29 인용 특허 : 0 |
A field effect transistor (FET) with a vertical gate and a very thin channel sandwiched between source and drain layers. In a preferred embodiment of the invention, the FET is formed on a silicon on insulator (SOI) substrate with the silicon layer serving as the first layer (e.g., the source layer).
A method of fabricating a pair of field effect transistors with a common vertical gate on a silicon-on-oxide layer, comprising the steps of: forming a source layer in the silicon layer of the silicon-on-oxide layer; forming a channel substrate layer by a low temperature epitaxial process overlying s
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