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NTIS 바로가기국가/구분 | United States(US) Patent 등록 |
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국제특허분류(IPC7판) |
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출원번호 | US-0240572 (1994-05-11) |
발명자 / 주소 |
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출원인 / 주소 |
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인용정보 | 피인용 횟수 : 20 인용 특허 : 0 |
A method of fabricating an integrated circuit which maintains global planarization throughout the process flow is achieved. Trenched isolation regions are formed within a silicon substrate. Trenched polysilicon gate electrodes are formed within the silicon substrate and within the trenched isolation
The method of fabricating an integrated circuit wherein global planarization is maintained throughout the process flow comprising: providing trenched isolation regions within a silicon substrate; forming trenched polysilicon gate electrodes within said silicon substrate and within said trenched isol
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