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NTIS 바로가기국가/구분 | United States(US) Patent 등록 |
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국제특허분류(IPC7판) |
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출원번호 | US-0891587 (1992-06-01) |
발명자 / 주소 |
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출원인 / 주소 |
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인용정보 | 피인용 횟수 : 22 인용 특허 : 0 |
A CMOS power-on reset circuit has a delay capacitor to provide a predetermined delay period. Charging and discharging of the delay capacitor is controlled by the state of a flipflop circuit. An input comparator monitors a power supply input voltage. An invalid input voltage level immediately changes
A power-on circuit for generating a binary reset output signal having a valid state and an invalid state, comprising: input means for receiving and scaling a power supply voltage to be monitored; threshold voltage means for providing a threshold voltage; first comparator means for comparing the scal
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