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[미국특허] Method of making retarded DDD (double diffused drain) device structure 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-021/8234
출원번호 US-0517723 (1995-08-07)
발명자 / 주소
  • Ko Joe (Hsinchu TWX)
출원인 / 주소
  • United Microelectronics Corporation (Hsin-Chu TWX 03)
인용정보 피인용 횟수 : 13  인용 특허 : 0

초록

A method of forming a retarded double diffused drain structure, and the resultant retarded double diffused drain structure, for a field effect transistor are described. A silicon substrate with field isolation regions and a gate structure is provided. A layer of photoresist is formed on the field is

대표청구항

A method of forming a retarded double diffused drain structure, in a silicon substrate with field isolation regions and a gate structure, comprising the steps of: first forming a layer of photoresist on the field isolation regions, the silicon substrate, and the gate structure; then patterning said

이 특허를 인용한 특허 (13)

  1. Mark I. Gardner ; H. Jim Fulford, Jr., Detached drain MOSFET.
  2. Church Michael D. ; Ito Akira, Double diffused MOS device and method.
  3. Bulucea, Constantin, Field-effect transistor having multi-part channel.
  4. Spikes ; Jr. Thomas E. ; Gardner Mark I. ; Toprac Anthony J., Formulation of high performance transistors using gate trim etch process.
  5. Cheek Jon D. ; Wristers Derick J. ; Toprac Anthony J., Isotropically etching sidewall spacers to be used for both an NMOS source/drain implant and a PMOS LDD implant.
  6. Cheek Jon D. ; Wristers Derick J. ; Toprac Anthony J., Isotropically etching sidewall spacers to be used for both an NMOS source/drain implant and a PMOS LDD implant.
  7. Kim, Seong-wook, Method for fabricating merged logic CMOS device.
  8. Le-Tien Jung TW; Po-Hung Chen TW, Method for forming a triple well structure.
  9. Park, Jeong Hwan; Kwak, Noh Yeal, Method of forming high voltage junction in semiconductor device.
  10. Gardner Mark I. ; Fulford ; Jr. H. Jim, Process of fabricating transistors having source and drain regions laterally displaced from the transistors gate.
  11. Fulford ; Jr. H. Jim ; Gardner Mark I., Selective spacer formation for optimized silicon area reduction.
  12. Lin Chrong-Jung,TWX ; Su Hung-Der,TWX ; Chen Jong,TWX ; Chu Wen-Ting,TWX, Tilt-angle ion implant to improve junction breakdown in flash memory application.
  13. Brigham, Lawrence N.; Cotner, Raymond E.; Hussein, Makarem A., Transistor having a deposited dual-layer spacer structure.
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