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Central processing unit with internal register initializing means 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • G06F-009/00
출원번호 US-0101399 (1993-08-02)
우선권정보 JP-0175254 (1989-07-06)
발명자 / 주소
  • Yoshioka Keiichi (Takarazuka JPX) Yasui Takashi (Toyonaka JPX) Yamaura Shinichi (Takarazuka JPX)
출원인 / 주소
  • Ricoh Company, Ltd. (Tokyo JPX 03)
인용정보 피인용 횟수 : 6  인용 특허 : 22

초록

A central processing unit (CPU) carries out selected reset interruption processing by using a vector address preset in accordance with an interruption source to generate an address to a data table whose contents are used to initialize selected registers. In this manner, the CPU can be reset without

대표청구항

A central processing unit comprising: means responsive to a reset interrupt signal and independent of dedicated circuitry for fetching arbitrary initialization data from an external data bus connected thereto, said internal registers including a program counter and a data bank register; and means re

이 특허에 인용된 특허 (22)

  1. Young Glen C. (Fort Wayne IN) Durant Michael B. (Fort Wayne IN), Automatic resetting of control system for loss of time reference.
  2. Yonezu Kazuya (Tokyo JPX) Matsumoto Keiji (Tokyo JPX), Control processor for controlling a peripheral unit.
  3. Shah Bakul V. (Palo Alto CA) Maskevitch James A. (Palo Alto CA), Data processing system having automatic configuration.
  4. Katayose Tsuyoshi (Tokyo JPX) Maehashi Yukio (Tokyo JPX), Data processor having different interrupt processing modes.
  5. Matoba Tsukasa (Kawasaki JPX) Aikawa Takeshi (Tokyo JPX) Okamura Mitsuyoshi (Tokyo JPX) Maeda Ken-ichi (Kamakura JPX) Saito Mitsuo (Yokosuka JPX), Device for saving and restoring register information.
  6. Wakasugi Yasuhito (Owariasahi JPX), Electronic computer system.
  7. Boney Joel F. (Austin TX) Musa Fuad H. (Austin TX) Ritter Terry F. (Austin TX), Fast interrupt method.
  8. Matsushima, Osamu; Maehashi, Yukio; Katori, Shigetatsu; Nomura, Masahiro; Shinohara, Hiroko; Kariya, Kohichi; Abe, Mitsue, Information processor executing interruption program without saving contents of program counter.
  9. Sibigtroth James M. (Round Rock TX) Rhoades Michael W. (Austin TX) Grimmer ; Jr. George G. (Austin TX) Longwell Susan W. (Austin TX), Integrated circuit microcontroller with on-chip memory and external bus interface and programmable mechanism for securin.
  10. Fairchild Peter T. (Woodstock GA) Leininger Joel C. (Boca Raton FL), Link register storage and restore system for use in an instruction pre-fetch micro-processor interrupt system.
  11. Kanazawa Takashi (Tokyo JPX), Memory initialization system.
  12. Hemmi Toru (Tokyo JPX), Microcomputer having a program mode setting circuit.
  13. Schan ; Jr. Edward P. (Woodridge IL) Strelioff Brian K. (Lisle IL), Multiprocessing method and arrangement.
  14. Murao Yutaka (Tokyo JPX), Operation mode setting apparatus on a single chip microprocessor.
  15. Suzuki Minoru (Tokyo JPX), Pattern driven interrupt in a digital data processor.
  16. Yokozawa Yukio (Nagano JPX), Portable compact device.
  17. Hendry David F. (Altadena CA), Programmable DMA controller.
  18. Page Robert E. (San Diego CA) Brackett Raymond B. (San Diego CA), Programmable bootstrap loading system.
  19. Wilkie Brian F. (Austin TX) Gallup Michael (Austin TX) Suchyta John (Austin TX) Raghunathan Kuppuswamy (Austin TX), Security for integrated circuit microcomputer with EEPROM.
  20. Kumar Niraj (Fremont CA), System register initialization technique employing a non-volatile/read only memory.
  21. Mensch ; Jr. William D. (1924 E. Hope St. Mesa AZ 85203), Topography of CMOS microcomputer integrated circuit chip including core processor and memory, priority, and I/O interfac.
  22. Mensch ; Jr. William D. (1924 E. Hope St. Mesa AZ 85203), Topography of integrated circuit including a microprocessor.

이 특허를 인용한 특허 (6)

  1. Yamaura, Shinichi, Image processing circuit, combined image processing circuit, and image forming apparatus.
  2. Yamaura,Shinichi, Image processing circuit, combined image processing circuit, and image forming apparatus.
  3. Yoshioka, Keiichi, Semiconductor device layout method, a computer program, and a semiconductor device manufacture method.
  4. Yoshioka,Keiichi, Semiconductor device layout method, a computer program, and a semiconductor device manufacture method.
  5. Yoshioka,Keiichi, Semiconductor integrated circuit device and fabrication method thereof.
  6. Malpass,Welborn, Simultaneous initialization of a plurality of memory elements from among a plurality of initialization values.
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