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Method of making stacked electrical device having regions of electrical isolation and electrical connection on a given s 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-021/8242
출원번호 US-0540387 (1995-10-06)
발명자 / 주소
  • Cronin John E. (Milton VT) DeBrosse John K. (Burlington VT) Wong Hing (Norwalk CT)
출원인 / 주소
  • International Business Machines Corporation (Armonk NY 02)
인용정보 피인용 횟수 : 12  인용 특허 : 6

초록

An improved method for isolating electrical conductors which are positioned over each other is disclosed. These conductors would normally contact each other because of the somewhat imprecise patterning and etching steps used to fabricate a multitude of conductive elements, e.g., in a very dense semi

대표청구항

A method for electrically isolating a first lower conductor disposed in an insulating region from a first upper conductor disposed over at least a portion of the first lower conductor having an upper surface wherein a second lower conductor is disposed in the insulating region and electrically isola

이 특허에 인용된 특허 (6)

  1. Park Cheoul S. (Kyoungki-do KRX) Keum Dong Y. (Kyoungki-do KRX), Method for fabricating dynamic random access memory capacitor.
  2. Fazan Pierre C. (Boise ID), Method for forming a storage cell capacitor compatible with high dielectric constant materials.
  3. Dennison Charles H. (Boise ID) Thakur Randhir P. S. (Boise ID), Method for forming enhanced capacitance stacked capacitor structures using hemi-spherical grain polysilicon.
  4. Dennison Charles H. (Boise ID) Ahmad Aftab (Boise ID), Method of forming a bit line over capacitor array of memory cells.
  5. Moriuchi Noboru (Tokyo JPX) Yamaguchi Yoshiki (Tokyo JPX) Tanaka Toshihiko (Tokyo JPX) Hasegawa Norio (Hinode JPX) Kawamoto Yoshifumi (Kanagawa JPX) Kimura Shin-ichiro (Hachioji JPX) Kaga Toru (Urawa, Method of making a semiconductor memory device with recessed array region.
  6. Kimura Shinichiro (Hachioji JPX) Kawamoto Yoshifumi (Kanagawa JPX) Kaga Toru (Urawa JPX) Sunami Hideo (Tokyo JPX), Semiconductor memory having stacked capacitor.

이 특허를 인용한 특허 (12)

  1. Dimeo, Jr., Frank; Chen, Philip S. H.; Neuner, Jeffrey W.; Welch, James; Stawasz, Michele; Baum, Thomas H.; King, Mackenzie E.; Chen, Ing-Shin; Roeder, Jeffrey F., Apparatus and process for sensing fluoro species in semiconductor processing systems.
  2. Dimeo, Jr.,Frank; Chen,Philip S. H.; Neuner,Jeffrey W.; Welch,James; Stawacz,Michele; Baum,Thomas H.; King,Mackenzie E.; Chen,Ing Shin; Roeder,Jeffrey F., Apparatus and process for sensing fluoro species in semiconductor processing systems.
  3. Dimeo, Jr.,Frank; Chen,Philip S. H.; Neuner,Jeffrey W.; Welch,James; Stawasz,Michele; Baum,Thomas H.; King,Mackenzie E.; Chen,Ing Shin; Roeder,Jeffrey F., Apparatus and process for sensing fluoro species in semiconductor processing systems.
  4. Jerome Ciavatti FR, DRAM and MOS transistor manufacturing.
  5. Tsutsumi Toshiaki,JPX, MIS transistor with a three-layer device isolation film surrounding the MIS transistor.
  6. Choi, Hyung Bok; Park, Jong Bum; Lee, Kee Jeung; Lee, Jong Min, Method for fabricating capacitor of semiconductor device.
  7. Coolbaugh, Douglas D.; Dunn, James Stuart; St. Onge, Stephen Arthur, Method of fabricating a stacked poly-poly and MOS capacitor using a sige integration scheme.
  8. Kurokawa Atsuo,JPX, Method of forming a via hole filled with a conducting material, and separater from a gate structure by an insulating mat.
  9. Dimeo, Jr.,Frank; Chen,Philip S. H.; Chen,Ing Shin; Neuner,Jeffrey W.; Welch,James, Nickel-coated free-standing silicon carbide structure for sensing fluoro or halogen species in semiconductor processing systems, and processes of making and using same.
  10. Coolbaugh, Douglas D.; Dunn, James Stuart; St. Onge, Stephen Arthur, Poly-poly/MOS capacitor having a gate encapsulating first electrode layer.
  11. Mizutani, Kazuhiro; Kawano, Michiari, Semiconductor device and method of manufacturing the same.
  12. Hiroki Shinkawata JP, Semiconductor device having contact hole and method of manufacturing the same.
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