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NTIS 바로가기국가/구분 | United States(US) Patent 등록 |
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국제특허분류(IPC7판) |
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출원번호 | US-0528226 (1995-09-14) |
발명자 / 주소 |
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출원인 / 주소 |
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인용정보 | 피인용 횟수 : 11 인용 특허 : 0 |
A digital phase-locked loop adjusts the phase of a Recovered Clock in the receiver under the condition of asynchronous serial data transmission so that the phases of the transmission data are locked in order to reduce errors in read data. The digital phase-locked loop includes a zero-phase start cir
A digital phase-locked loop comprising: a clock-generation circuit that generates a set of working clocks; a zero-phase start circuit that generates a set of reference clocks by using high frequency sampling to detect a transmission data level to initially lock the phase of said transmission data qu
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