[특허]Method and apparatus for self-timed precharge of bit lines in a memory

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Method and apparatus for self-timed precharge of bit lines in a memory 원문보기

IPC분류정보
국가/구분	United States(US) Patent 등록
국제특허분류(IPC7판)	G11C-007/00
출원번호	US-0745399 (1996-11-08)
발명자 / 주소	Pham Luat Q. Cano Francisco A.
출원인 / 주소	Texas Instruments Incorporated
대리인 / 주소	Marshall, Jr.
인용정보	피인용 횟수 : 19 인용 특허 : 4

초록

A method and apparatus are disclosed for self-timing the precharge of bit lines (22) in a memory array. A reference column bit line (26) is charged to create a reference column voltage. The bit lines (22) in the memory array (12) are precharged until the reference voltage exceeds a first threshold.

대표청구항 ▼

[ What is claimed is:] [1.] A method for timing the precharging of bit lines in a memory array, comprising:charging a first reference column bit line to create a first reference column voltage; andcharging a plurality of bit lines in the memory array until the first reference column voltage exceeds

이 특허에 인용된 특허 (4)

Lai Fang-shi (Baldwin NY), Reference voltage generator for precharging bit lines of a transistor memory.
상세보기
Sato Katsuhiko (Yokohama JPX) Ochii Kiyofumi (Koganei CA JPX) Urakawa Yukihiro (Sunnyvale CA), Semiconductor memory device having refresh circuits.
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Suh Young-Ho (Suwon KRX) Kim Suk-Bin (Seoul KRX), Semiconductor memory device with improved bit line precharged circuits.
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Price Jack A. (Aloha OR), Static random access memory having column decoded bit line bias.
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이 특허를 인용한 특허 (19)

Ramaraju,Ravindraraj, Bit line precharge in embedded memory.
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OuYang Paul H. ; Liusie Donald, Controlling the precharge operation in a DRAM array in a SRAM interface.
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Brown Jeff S., Cycle time reduction using an early precharge.
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Jain, Sanjeev Kumar; Dwivedi, Devesh, Efficient word lines, bit line and precharge tracking in self-timed memory device.
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Johnson, Brian; Keeth, Brent; Lin, Feng, Method and apparatus for establishing and maintaining desired read latency in high-speed DRAM.
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Johnson, Brian; Keeth, Brent; Lin, Feng, Method and apparatus for establishing and maintaining desired read latency in high-speed DRAM.
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Johnson, James Brian; Keeth, Brent; Lin, Feng Dan, Method and apparatus for initialization of read latency tracking circuit in high-speed DRAM.
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Johnson,James Brian; Keeth,Brent; Lin,Feng (Dan), Method and apparatus for initialization of read latency tracking circuit in high-speed DRAM.
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Albon Richard,GBX ; Alan Martin,GBX ; Johnston David,GBX, Semiconductor memories.
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Sumitani, Norihiko; Kanehara, Hidenari, Semiconductor memory.
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Schramm, Achim; Schneider, Helmut, Semiconductor memory with precharge control.
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Narayana Pidugu L. ; Cress Daniel E. ; Hawkins Andrew L., Staggered bitline precharge scheme.
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Massoumi Ali ; Chowdhury Andalib Ahmed, Static random access memory with improved write recovery procedure.
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Zheng, Xuezhe; Krishnamoorthy, Ashok V.; Raj, Kannan; Adleman, James R., Surface-normal optical coupling using a holographic recording material.
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Farmwald Michael ; Horowitz Mark, Synchronous memory device.
상세보기
Brown Jeff S., Technique for reducing peak current in memory operation.
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관련 콘텐츠

특허 원문 보기

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IPC 상위 출원인

특허정보
IPC	Description
A	생활필수품
A62	인명구조; 소방(사다리 E06C)
A62B	인명구조용의 기구, 장치 또는 방법(특히 의료용에 사용되는 밸브 A61M 39/00; 특히 물에서 쓰이는 인명구조 장치 또는 방법 B63C 9/00; 잠수장비 B63C 11/00; 특히 항공기에 쓰는 것, 예. 낙하산, 투출좌석 B64D; 특히 광산에서 쓰이는 구조장치 E21F 11/00)
A62B-1/08	.. 윈치 또는 풀리에 제동기구가 있는 것

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