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NTIS 바로가기국가/구분 | United States(US) Patent 등록 |
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국제특허분류(IPC7판) |
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출원번호 | US-7962193 (1997-02-07) |
우선권정보 | KR-0003078 (1996-02-08) |
발명자 / 주소 |
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출원인 / 주소 |
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대리인 / 주소 |
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인용정보 | 피인용 횟수 : 9 인용 특허 : 6 |
The present invention discloses a synchronous memory device capable of processing data at a high speed in a read path of the memory device, by decreasing the timing margin of the external clock signal which is input into the input registers, of the pipeline structure the memory device comprises: a)
[ What is claimed is:] [6.] An input register for transmitting an input data to an internal circuit in response to an external clock signal, the input register comprising:
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