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IC having memoried terminals and zero-delay boundary scan 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H03K-019/00
  • G01R-031/28
출원번호 US-0827844 (1997-04-11)
발명자 / 주소
  • Whetsel Lee D.
출원인 / 주소
  • Texas Instruments Incorporated
대리인 / 주소
    Bassuk
인용정보 피인용 횟수 : 8  인용 특허 : 7

초록

An electronic integrated circuit includes a signal path for carrying a functional signal between functional logic (15) and an external terminal, which signal path includes a memory element (121, 123, 127). When a test signal is applied to the signal path, a switch (S) of the memory element isolates

대표청구항

[ What is claimed is:] [1.] An electronic integrated circuit, comprising:A. functional core logic;B. a terminal accessible externally of the integrated circuit;C. a signal path connected between the functional logic and the terminal for carrying a functional signal;D. a latch circuit having an input

이 특허에 인용된 특허 (7)

  1. Wehrmacher John R. (Dallas TX), Automatic pin circuitry shutoff for an integrated circuit.
  2. Shima Tomoaki (Tokyo JPX), Integrated logic circuit.
  3. Daniels Martin D. (Houston TX) Roskell Derek (Northants GB2), Logic circuit having individually testable logic modules.
  4. Kawasaki Soichi (Tokyo JPX) Yoshimori Takashi (Yokohama JPX) Matsumoto Keiji (Yokohama JPX), Multifunctional scan flip-flop.
  5. Scheuermann Kurt (Nrnberg DEX) Ebert Harald (Nrnberg DEX), Register stage having at least two memory stages for coordinating disparate clock signals for use in boundary scan.
  6. Kadowaki Yukio (Minoo JPX), Scanning circuit apparatus for test.
  7. Sakashita Kazuhior (Hyogo JPX) Kishida Satoru (Hyogo JPX) Hanibuchi Toshiaki (Hyogo JPX), Semiconductor logic integrated circuit device having first and second operation modes for testing.

이 특허를 인용한 특허 (8)

  1. Jin London, Boundary-scan cells with improved timing characteristics.
  2. De Jong, Franciscus G. M.; Muris, Mathias N. M.; Raaijmakers, Robertus M. W.; Lousberg, Guillaume E. A., Circuit with interconnect test unit and a method of testing interconnects between a first and a second electronic circuit.
  3. Lee D. Whetsel, Dual mode memory for IC terminals.
  4. Whetsel, Lee D., IC with latching and switched I/O buffers.
  5. Flynn David Walter,GBX, Macrocell for data processing circuit.
  6. Hinshaw, Jerald C.; Doll, Daniel W.; Blau, Reed J.; Lund, Gary K., Metal complexes for use as gas generants.
  7. Hinshaw, Jerald C.; Doll, Daniel W.; Blau, Reed J.; Lund, Gary K., Metal complexes for use as gas generants.
  8. Mikan ; Jr. Donald George ; LeBlanc Johnny James, Scanable latch circuit and method for providing a scan output from a latch circuit.
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