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Reduced parasitic capacitance semiconductor devices 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-027/095
출원번호 US-0698744 (1996-08-16)
발명자 / 주소
  • Anand Yoginder
  • Chinoy Percy Bomi
출원인 / 주소
  • The Whitaker Corporation
대리인 / 주소
    Francos
인용정보 피인용 횟수 : 20  인용 특허 : 8

초록

A semiconductor device structure having a semiconductor device on a substrate with a layer of benzocyclobutane (BCB) disposed about the device with a via between the top surface of the BCB and the device is disclosed. A bond pad is in contact with the via and is connected to a bond ribbon.

대표청구항

[ We claim:] [1.] A reduced parasitic capacitance schottky barrier device, comprising:a substrate on which is disposed a layer of selectively doped semiconductor material; a layer of barrier metal disposed on said layer of semiconductor material; a layer of BCB disposed above said substrate and abou

이 특허에 인용된 특허 (8)

  1. Walker David K. (Greenfield MA), Fabrication of gunn diode semiconductor devices.
  2. Li Ping (Nashua NH), Heterolithic microwave integrated impedance matching circuitry and method of manufacture.
  3. Tserng Hua Q. (Dallas TX), Integrated circuit adapted for improved thermal impedance.
  4. Goodrich Joel L. (Westford MA) Souchuns Christopher C. (Ashland MA), Method for making a mesa type PIN diode.
  5. Losehand Reinhard (Munich DEX) Eger Helmut (Olching DEX), Method of making schottky contacts on semiconductor surfaces.
  6. Macdonald Perry A. (Culver City CA) Larson Lawrence E. (Bethesda MD) Case Michael G. (Thousand Oaks CA) Matloubian Mehran (Encino CA) Chen Mary Y. (Agoura CA) Rensch David B. (Thousand Oaks CA), Monolithic microwave integrated circuit and method.
  7. Armstrong Albert L. (Latham NY) Goodrich Joel L. (Westford MA), Process for fabricating semiconductor components.
  8. Reardon Bruce A. (Brockton MA) Goodrich Joel L. (Westford MA), Semiconductor device and method of fabrication.

이 특허를 인용한 특허 (20)

  1. Lin, Mou-Shiung, Capacitor for high performance system-on-chip using post passivation device.
  2. Lin, Mou-Shiung; Lee, Jin-Yuan, Chip packages having dual DMOS devices with power management integrated circuits.
  3. Lin, Mou-Shiung, Chip structure with a passive device and method for forming the same.
  4. Lin, Mou-Shiung, High performance system-on-chip inductor using post passivation process.
  5. Lin, Mou-Shing, High performance system-on-chip using post passivation process.
  6. Lin, Mou-Shiung, High performance system-on-chip using post passivation process.
  7. Lin,Mou Shiung, High performance system-on-chip using post passivation process.
  8. Lin, Mou-Shiung; Lee, Jin-Yuan, Method for making high-performance RF integrated circuits.
  9. Lin, Mou-Shiung; Lee, Jin-Yuan, Method for making high-performance RF integrated circuits.
  10. Lin, Mou-Shiung; Chou, Chiu-Ming; Chou, Chien-Kang, Post passivation interconnection process and structures.
  11. Lin, Mou-Shiung; Chou, Chiu-Ming; Chou, Chien-Kang, Post passivation interconnection structures.
  12. Sekiguchi, Ryota; Debray, Alexis; Koyama, Yasushi; Asano, Kosuke; Yokoyama, Satoshi; Kemmochi, Atsushi, Semiconductor device comprising a semiconductor element having two electrodes.
  13. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  14. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  15. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  16. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  17. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  18. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  19. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  20. Lin, Mou-Shiung; Wei, Gu-Yeon, Voltage regulator integrated with semiconductor chip.
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