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NTIS 바로가기국가/구분 | United States(US) Patent 등록 |
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국제특허분류(IPC7판) |
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출원번호 | US-0971743 (1997-11-17) |
발명자 / 주소 |
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출원인 / 주소 |
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대리인 / 주소 |
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인용정보 | 피인용 횟수 : 25 인용 특허 : 5 |
One embodiment of the present invention provides a memory system that allows more than one cycle of memory latency for accesses to a synchronously accessed memory. In this embodiment, the memory system includes a memory with a clocked interface and a corresponding clock input. It also includes an ou
[ What is claimed is:] [1.] A memory controller, that provides more than one clock cycle of memory latency for accesses to a memory with a synchronous interface, comprising:a processor interface, for coupling to a processor;an input register including a clock input, for storing data to be inputted i
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